第9章 C55x应用系统的硬件设计

第9章C55x应用

系统的硬件设计本章内容提要硬件设计概述DSP系统的基本电路设计外部存储器扩展C55x与A/D和D/A转换器的接口电路的抗干扰设计技术设计实例：数字式有源抗噪声耳罩9.1硬件设计概述典型DSP应用系统图9-1典型DSP目标板结构框图

DSP系统硬件设计流程图9-2DSP系统硬件设计流程图

1.确定硬件整体方案根据系统设计要求确定设计目标，统筹考虑硬件和软件分工，在综合考虑系统的性能指标、算法需求、体积、功耗、成本以及工期等因素的基础上，确定硬件整体设计方案，并画出硬件系统整体框图2.确定硬件模块具体实现方案DSP芯片的选择综合考虑运算速度、片上资源、价格、外设配置等存储器扩展电路的设计考虑存储器映射地址、存储器容量和存取速度等常用的存储器有ROM、FLASH、SRAM、SBSRAM和SDRAM等，可以根据工作频率、存储容量、位长、接口方式和工作电压来选择模拟数字混合电路的设计根据设计要求，综合考虑转换速度、精度、通道数以及是否要求片上自带采样器、多路选择器、基准电源等因素，来选择ADC、DAC的型号逻辑控制电路的设计包括译码、状态控制、同步控制等系统的逻辑控制通常采用可编程逻辑器件（CPLD或FPGA）来实现通信接口的设计主要根据系统对通信速率的要求来选择通信方式对VC5509A和VC5510来讲，总线的数据传输速率可以从10~400Kb/s，McBSP的最高频率可达CPU时钟频率的1/2，若要求过高可考虑通过总线进行通信人机接口的设计常用的人机接口主要有键盘和显示器可以通过与其它单片机的通信来构成，也可以与DSP芯片经FPGA/CPLD构成电源和时钟电路的设计主要考虑电压的高低和电流的大小，既要满足电压的匹配，又要满足电流容量的要求3．原理图设计原理图的设计是关键的一步必须清楚地了解器件的特性、使用方法和系统的开发必要时可对单元电路进行功能仿真甚至进行实验测试4.PCB设计数字器件正朝着高速低功耗、小体积、高抗干扰性的方向发展，这一发展趋势对印刷电路板的设计提出了很多新要求。由于DSP指令周期为ns级，高频特性已经非常明显，这就要求设计人员既要熟悉系统的工作原理，还要清楚硬件系统的抗干扰技术、布线工艺和系统结构设计必要时采用多层板进行PCB设计，以提高布通率和抗噪声性能，保证信号的完整性5.硬件调试主要步骤：拿到PCB板后，首先应检查是否同电路板图一致，对于重要的点和线（特别是电源、地）要用万用表进行测试，确保连接正确对所用的元器件进行质量检查按照印刷电路板上的器件名称、标识焊接好各个元器件采用硬件仿真器和万用表、示波器、信号发生器等对硬件电路电器系统测试，看是否能正常工作。通常应对不同功能模块编写出相应的测试程序9.2DSP系统的基本电路设计JTAG接口电源电路复位电路时钟信号的产生9.2.1

JTAG接口JTAG（JointTestActionGroup）接口电路与IEEE1149.1标准给出的扫描逻辑电路一致，用于仿真和测试，完成DSP芯片的操作测试TI公司14引脚JTAG仿真接口的引脚：图9-314脚JTAG仿真口引脚图图9-4DSP与JTAG仿真器连接图1在大多数情况下，只要芯片和仿真器之间的连接电缆不超过6in，就可以采用图9-4所示的接法。需要将DSP的EMU0和EMU1脚用电阻上拉，阻值取4.7或10。图9-5DSP与JTAG仿真器连接图2当仿真器和JTAG目标芯片之间的距离超过6in时，仿真器需要缓冲，宜采用图9-5所示的接法9.2.2电源电路1.电源电压和电流要求C55x系列DSP芯片通常采用低电压设计，双电源供电，即内核电源和I/O电源I/O电源主要供I/O接口使用，VC5509A取3.3V内核电源主要为芯片的内部逻辑提供电压，VC5509A取1.6VDSP芯片的电流消耗主要取决于器件的激活度内核电源所消耗的电流主要取决于CPU的激活度，外设消耗的电流主要取决于正在工作的外设及其速度外设消耗的电流通常比较小的时钟电路也消耗一小部分电流，而且是恒定的，与CPU和外设的激活度无关I/O电源仅为外设接口引脚提供电压，消耗的电流取决于外部输出的速度、数量以及输出端的负载电容2.电源芯片概况目前产生所需电源的芯片较多，如Maxim公司的MAX604、MAX748，TI公司的TPS72xx系列、TPS73xx和TPS76xx系列线性稳压芯片：其特点是使用简单，电源纹波较低，对系统的干扰较低。如果系统对功耗要求不高时可以使用。开关电源芯片：效率可以达到90％以上，但是产生的纹波电压较高，且开关振荡频率在几赫兹到几百赫兹的范围，易对系统产生较大干扰3.典型电源设计方案图9-6MAX748A产生3.3V电源图9-7TPS7301产生可调电压的单电源图9-8TPS767D301产生双路电源9.2.3复位电路图9-9上电复位电路图9-10手动复位电路

9.2.4时钟信号的产生为DSP芯片提供时钟一般有两种方式：使用外部时钟源，将外部时钟信号直接加到DSP芯片的X2/CLKIN引脚，且X1引脚悬空利用DSP芯片内部的振荡器构成时钟电路，在芯片的X1和X2/CLKIN引脚之间接入一个晶体，用于启动内部振荡器在C55x系列芯片中主要采用第二种方式产生时钟信号图9-11使用外部时钟源图9-12使用内部振荡器9.3外部存储器扩展通过外部存储器接口（EMIF），C55x可以做到与外部存储器的无缝连接C55x设置了4个片选信号CE0～CE3直接作为外部存储器的选通信号C55x的外部存储器接口除了对异步存储器的支持以外，还提供了对同步突发静态存储器（SBSRAM）和同步动态存储器（SDRAM）的支持异步存储器可以是静态随机存储器（SRAM）、只读存储器（ROM）和闪存存储器（Flash）等存储器，还可以用异步接口连接并行A/D转换器等并行接口外围设备9.3.1异步存储器EMIF提供了可配置的时序参数，使DSP和许多异步存储器类型接口，包括FLASHSRAMEPROM1.外部异步存储器的连接信号图9-13EMIF和异步存储器的连接2.配置EMIF为异步访问模式为了实现异步访问，首先要配置能够支持异步存储器的CE空间对每个CE空间，可以按表9-2的参数来配置，每个CE空间都有控制寄存器1、2、3，包含了可编程参数的所有位域如果CE空间控制寄存器1中的MTYPE位没有设置为异步存储器，则这些参数会被忽略。表9-2访问外部异步存储器的参数9.3.2SBSRAM（同步突发SRAM）EMIF可以和符合工业标准的32位宽的SBSRAM直接接口SBSRAM有流通和流水两种类型，但EMIF只支持流水型的SBSRAM，在相同吞吐量的情况下可以工作在更高的工作频率下SBSRAM接口可以工作在CPU时钟速度，或CPU时钟速度的一半图9-14EMIF与SBSRAM芯片的连接9.3.3同步动态随机存取存储器（SDRAM）C55x外部存储器接口支持16位、32位宽，64M位和128M位SDRAMSDRAM可以工作在C55x时钟频率的1/2或C55x时钟频率表9-3列出不同SDRAM的引脚映射和寄存器配置表表9-3SDRAM的引脚映射和寄存器配置表SDRAM容量及排列方式使用芯片数量配置位占用CE空间边界/行地址列地址SDACCSDSIZESDWIDSDRAMEMIFSDRAMEMIF64M位4M×16位10002BA[1:0],A[11:0]A[14:12],SDA10,A[10:1]A[7:0]A[8:1]64M位4M×16位21004BA[1:0],A[11:0]A[15:13],SDA10,A[11:2]A[7:0]A[9:2]64M位2M×32位11012BA[1:0],A[10:0]A[14:13],SDA10,A[11:2]A[7:0]A[9:2]64M位2M×32位21014BA[1:0]和A[10:0]A[14:13],SDA10,A[11:2]A[7:0]A[9:2]128M位8M×16b10104BA[1:0],A[11:0]A[14：12],SDA10,A[10:1]A[8:0]A[9:1]128M位4M×32位11114BA[1:0],A[11:0]A[15:13],SDA10,A[11:2]A[7:0]A[9:2]表9-4C55xEMIF接口SDRAM命令表9-5SDRAM设置字段表表9-6SDRAM控制寄存器1(SDC1)表9-7SDRAM控制寄存器(SDC2)图9-15C55x与一片64M位（×16）SDRAM的连接图图9-16C55x与一片64M位（×32）SDRAM的连接图图9-17C55x与一片128M位（×16）SDRAM的连接图图9-18C55x与一片128M位（×32）SDRAM的连接图9.4C55x与A/D和D/A转换器的接口A/D转换器和D/A转换器的种类按照分辨率划分有8位、10位、12位、14位等按照与DSP芯片的接口划分有并口和串口按照转化原理有积分式、逐次比较式、Sigma-Delta等按照转换速度有高速、中速、低速按照转换通道数有单通道、多通道本节以TI公司的TLV320AIC23B（简称AIC23B）为例，介绍C55x与A/D和D/A转换器的接口技术AIC23B简介AIC23B的控制寄存器AIC23B与C55x的控制接口AIC23B与C55x的数据接口AIC23B的模拟接口本节主要内容9.4.1AIC23B简介AIC23B是TI公司生产的一种高性能立体声音频编解码器,同时高度集成了模拟电路功能，内置耳机输出放大器、支持MIC和LINEIN两种输入方式（二选一），对输入和输出都可编程增益调节ADC/DAC部件采用Sigma-Delta过采样技术可在8kHz到96kHz的频率范围内提供16位、20位、24位和32位的采样在采样率为48kHz的情况下，ADC和DAC的信噪比能够分别达到90dB和100dB具有很低的功耗，在回放中的功率消耗小于23mW，节电模式下更是小于15uW1.AIC23B芯片主要特性高性能立体声编解码器采样频率为48kHz时，ADC信噪比是90dB，DAC信噪比是100dB1.42V～3.6V的内核数字电压采样频率范围8～96kHz音频数据可以通过与TI的MCBSP相兼容的可编程音频接口输入输出立体声线路输入ADC支持立体声线路和传声器两种输入立体声线路输出音量控制，输入/输出静音功能高性能线性耳机放大器电源可弹性管理：回放模式下功率为23mW等待模式下功率小于150uW节电模式下功率小于15uW采用工业级最小封装2.内部结构3.封装形式AIC23B有三种封装形式，GQZ/ZQE封装、RHD封装和PW封装图9-20

AIC23B

PW封装图4.AIC23BPW封装引脚功能说明表9-11

AIC23BPW封装引脚说明（1）表9-11

AIC23BPW封装引脚说明（2）9.4.2AIC23B的控制寄存器表9-12

AIC23B的控制寄存器及其地址地址寄存器0000000左线性输入声道音量控制0000001右线性输入声道音量控制0000010左耳机输出声道音量控制0000011右耳机输出声道音量控制0000100模拟音频通道控制0000101数字音频通道控制0000110电源控制0000111数字音频接口格式0001000采样率控制0001001数字接口激活0001111复位寄存器1.左线性输入声道音量控制LRS：左右声道同时更新，0＝禁止，1＝激活LIM：左声道输入衰减，0=正常，1=消隐LIV[4:0]：左声道输入控制衰减（缺省为1011＝0dB）最大00000＝+12dB，最小为00000＝-34.5dB位D8D7D6D5D4D3D2D1D0功能LRSLIMX

XLIV4LIV3LIV2LIV1LIV0默认010010111表9-13左线性输入声道音量控制(地址：0000000)2.右线性输入声道音量控制RLS：左右声道同时更新。0＝禁止，1＝激活。RIM：右声道输入衰减。0=正常，1=消隐。RIV[4:0]：右声道输入控制衰减（1011＝0dB缺省）最大00000＝+12dB，最小为00000＝-34.5dB表9-14右线性输入声道音量控制(地址：0000001)位D8D7D6D5D4D3D2D1D0功能RLSRIMX

XRIV4RIV3RIV2RIV1RIV0默认0100101113.左耳机输出声道音量控制LRS：左右耳机通道控制，0＝禁止，1＝激活LZC：0点检测，0=Off，1=OnLHV[6:0]：左耳机通道控制音量衰减（缺省为1111001=0dB），最大1111111=+6dB,最小0110000=–73dB表9-15左耳机输出声道音量控制(地址：0000010)位D8D7D6D5D4D3D2D1D0功能LRSLZCLHV6LHV5LHV4LHV3LHV2LHV1LHV0默认0111110014.右耳机输出声道音量控制RLS：左右耳机通道控制，0＝禁止，1＝激活。RZC：0点检测。0=Off，1=On。RHV[6:0]：右耳机通道控制音量衰减（缺省为1111001=0dB），最大1111111=+6dB,最小0110000=–73dB。表9-16右耳机输出声道音量控制(地址：0000011)位D8D7D6D5D4D3D2D1D0功能RLSRZCRHV6RHV5RHV4RHV3RHV2RHV1RHV0默认0111110015.模拟音频通道控制DAC：DAC选择，0=关闭DAC，1=打开DAC。BYP：旁路。INSEL：模拟输入选择，0=线路，1=传声器。MICM：传声器衰减，0=普通，1=衰减。MICB：传声器增益，0=dB，1=20dB。表9-17模拟音频通道控制(地址：0000100)位D8D7D6D5D4D3D2D1D0功能STA2STA1STA0STEDACBYPINSELMICMMICB默认000011010

STA[2:0]和STE：6.数字音频通道控制DACM：DAC软件衰减，0=禁止，1=激活DEEMP[1:0]：去加重（De-emphasis）控制，00=禁止，01=32kHz，10=44.1kHz，11=48kHzADCHP：ADC高通滤波器，0=禁止，1=激活X：保留。表9-18数字音频通道控制(地址：0000101)位D8D7D6D5D4D3D2D1D0功能XXXXXDACMDEEMP1DEEMP0ADCHP默认0000001007.电源控制表9-19电源控制(地址：0000110)位D8D7D6D5D4D3D2D1D0功能XOFFCLKOSCOUTDACADCMICLINE默认000000111

OFF：设备电源，0=On，1=Off。

CLK：时钟，0=On，1=Off。

OSC：振荡器，0=On，1=Off。

OUT：输出，0=On，1=Off。

DAC：DAC，0=On，1=Off。

ADC：ADC，0=On，1=Off。

MIC：传声器输入，0=On，1=Off。

LINE：Line输入，0=On，1=Off。

X：保留。8.数字音频接口格式MS：主从模式，0=从模式，1=主模式。LRSWAP：DAC左右通道交换，0=禁止，1=激活。LRP：DAC左右通道设定，0=右通道在LRCIN高电平，1=右通道在LRCIN低电平。IWL[1:0]：输入长度，00=16位,01=20位,10=24位,11=32位FOR[1:0]：数据初始化,11=DSP初始化,帧同步来自于两个字；10=初始化；01=MSB优先,左声道排列；00=MSB优先,右声道排列表9-20数字音频接口格式(地址：0000111)位D8D7D6D5D4D3D2D1D0功能XXMSLRSWAPLRPIWL1IWL0FOR1FOR0默认0000000019.采样率控制CLKIN：时钟输入分割,0=MCLK,1=MCLK/2CLKOUT：时钟输出分割，0=MCLK，1=MCLK/2SR[3:0]：采样率控制BOSR：基本过采样率USB模式：0=250fs，1=272fs普通模式：0=256fs，1=384fsUSB/Normal：时钟模式选择:0=普通，1=USB表9-21采样率控制(地址：0001000)位D8D7D6D5D4D3D2D1D0功能XCLKOUTCLKINSR3SR2SR1SR0BOSRlUSB/Normal默认00010000010.数字接口激活ACT：激活控制，0=停止，1=激活。X：保留。位D8D7D6D5D4D3D2D1D0功能XRESRESXXXXXACT默认000000000表9-22数字接口激活(地址：0001001)11.复位寄存器写000000000到RES寄存器，复位AIC23B。表9-23复位寄存器(地址：0001111)位D8D7D6D5D4D3D2D1D0功能RESRESRESRESRESRESRESRESRES默认0000000009.4.3AIC23B与C55x的控制接口AIC23B与C55x的接口有两个：控制接口:通过该接口对AIC23B的控制寄存器编程，来设置AIC23B的工作参数数据接口:用于传输AIC23B的A/D和D/A数据AIC23B的控制接口有两种工作模式，即3线制SPI和2线制MODE引脚接高电平,对应SPI模式MODE引脚接低电平,对应2线模式1.SPI模式在SPI模式中SDIN是串行数据线SCLK是串行数据时钟是帧同步信号图9-21SPI时序图

SPI模式时序如图9-21所示。AIC23B的控制字有16位，从MSB（最高位）开始，在SCLK的上升沿锁存相应的数据位，在经过16个SCLK的上升沿后，在的上升沿将整个16位数据锁存入AIC23B。

16位控制字被分为两部分，前七位（B[15:9]）为寄存器地址，后九位（B[8:0]）为寄存器内容。2.2线模式在2线模式中，SDIN用来传输串行数据，而SCLK作为串行时钟图9-22

2线模式时序表9-25AIC23B地址开始发送的条件是SDIN处于下降沿，SCLK处于高电平状态。紧跟在开始发送条件后的是7位的地址，由它决定在2线上的哪个设备接受数据。R/W决定数据传送的方向

AIC23B的控制接口为只写部件，只有当R/W=0时才作出反应。AIC23B只用作从设备，其地址由引脚的电平来决定，如表9-25所示。识别到地址的器件在第9个时钟期间把SDIN拉低，通知要进行数据传送。紧接着是两个8位的数据块。数据传送完毕后，停止传输的条件是SDIN的上升沿（同时SCLK处于高电平状态）在2线模式中，16位的控制字同样被分成两部分，前七位（B[15:9]）为寄存器地址，后九位（B[8:0]）为寄存器内容9.4.4AIC23B与C55x的数据接口AIC23B支持四种音频接口模式：右判断模式、左判断模式、模式和DSP模式。这四种模式都是从MSB（最高位）开始，字长范围从16到32位（右判断模式不支持32位）。主要介绍与TIDSP的McBSP相兼容的DSP模式。该数字音频接口包括位时钟信号（BCLK），数据输入输出信号（DIN和DOUT），帧信号（LRCIN和LRCOUT）。BCLK在主模式下是输出信号，在从模式下是输入信号。1.AIC23B数字音频接口的DSP模式在DSP模式下，AIC23B引脚LRCIN和LRCOUT必须连接到McBSP的帧同步信号上。在LRCIN或LRCOUT的下降沿开始数据发送，先发送左通道信号字，紧接着发送右通道信号字，如图9-24所示。信号字的长度由IWL寄存器决定。图9-24DSP模式时序图（当LRP=1）2.C55x的McBSP与AIC23B的数据接口当AIC23B采用DSP模式与C55x的McBSP进行数据接口时，其引脚说明如下：BCLK：数据接口时钟信号。当AIC23B为主模式时，该时钟由AIC23B产生；当AIC23B为从模式时，该时钟由DSP产生LRCIN：DAC字时钟信号LRCOUT：ADC字时钟信号。在主模式下，LRCIN和LRCOUT信号由AIC23B产生并发送到DSP；在从模式下，该信号由DSP产生

DIN：串行数据输入（将由DAC输出）DOUT：串行数据输出（已由ADC输入）图9-25C55x的McBSP和AIC23B

的数据接口接线图(从模式)9.4.5AIC23B的模拟接口AIC23B的模拟接口主要包括：线性输入电路传声器输入电路线性输出电路耳机输出电路等9.5电路的抗干扰设计技术在DSP系统的电路板设计中，无论是否有专门的地层和电源层，都必须在电源和地之间加上足够的并且分布合理的电容一般在电源和地的接入端放一部分多种容值的电容,再将其余的大电容均匀地分布在电源和地的主干在线。设计中时钟的供电电源与整个电路板的电源一般是分开的，二者的电源通过大小为25uH的电感相连。布板时还可以将两个组件尽可能靠近并对称，用多层电路板，时钟信号频率越高,其布线要求也就越高。干扰的来源和后果系统电源干扰设计硬件抗干扰设计软件抗干扰设计输入输出信号抗干扰本节主要内容9.5.1干扰的来源和后果干扰可以沿着各种线路侵入DSP系统，也可以以场的形式从空间侵入DSP系统，其主要的管道有3条，即空间干扰供电系统干扰过程信道干扰干扰对系统的作用可以分为3个部位输入系统。干扰迭加在信号上，使数据采集误差增大，特别在前向信道的传感器接口是小电压信号输入时，此现象会更加严重输出系统。使输出信号混乱，不能正常反应DSP系统的真实输出，导致一系列严重后果DSP系统的内核。使总线上的数字信号错乱，程序运行失常，内部程序指针错乱，控制状态失灵，RAM中数据被修改，更严重时会导致死机，使系统完全崩溃9.5.2系统电源抗干扰设计根据工程设计分析，微机系统有70％的干扰是通过电源耦合进来的电源干扰的类型有高频干扰、感性负载产生的瞬变噪声、大功率设备开机干扰和电网电压波动干扰，它们主要通过电磁感应性耦合、电容性耦合、辐射耦合和公共阻抗耦合等方式进入微机系统一般采用集成稳压电源模块即能满足使用要求，主要通过整流电路、稳压电源、隔离控制变压器以及高频旁路电容等来防止干扰的窜入，提高DSP的直流供电系统质量9.5.3硬件抗干扰设计硬件抗干扰技术主要有以下几种：光隔离。在输入输出通道上通过光耦合器件传输信息可将DSP系统与各种传感器、开关、执行机构由光隔离开来，阻挡很大一部分干扰双绞线传输和终端阻抗匹配。长线传输数字信号时利用双绞线，对噪声干扰有较好的抑制效果。可与光耦合器或平衡输入接收器和输出驱动器联合使用。发送和接收信号端必须有末端电阻，双绞线应该阻抗匹配硬件滤波。RC低通滤波器可以大大消弱各类高频干扰信号（如各类“毛刺”干扰）良好的接地。有两种接地：一种是为人身或设备安全目的，把设备的外壳接地，这种接地叫外壳接地或安全接地；另一种是为电路工作提供一个公共的电位参考点，这种接地称为工作接地。两种接地系统都要设计合理，同时系统的数字地与模拟地要分开。屏蔽。高频电源、交流电源、强电设备、电弧产生的电火花、甚至雷电，都能产生电磁波，从而成为电磁干扰的噪声源。用金属外壳将器件包围起来，再将金属外壳接地，其对屏蔽各种通过电磁感应引起的干扰非常有效。9.5.4软件抗干扰设计软件抗干扰技术主要是在程序运行混乱时，使程序重新正常运行几种有效的软件抗干扰方法：数字滤波指令冗余软件陷阱程序运行监视系统―“看门狗”（Watchdog）数字滤波技术可以有效地消除模拟输入信号的噪声。数字滤波技术有：中值滤波算术平均值滤波加权平均值滤波等当DSP系统受到干扰出现错误时，程序便脱离正常轨道“乱飞”。若乱飞到某双位元组指令且取指令时刻落到操作数上，则将操作数当作操作码，程序将出错。若“飞”到3位元组指令处，出错机率更大。为避免出错，可在关键地方人为插入一些单字节指令，或将有效单字节指令重写。如在双位元组指令和3位元组指令后插入两个位元组以上的空操作指令（NOP）。这样，即使乱飞到操作数上，由于NOP的存在，也可避免后面的指令被当作操作数执行，程序自动纳入正轨。此外，在对系统流向起重要作用的指令，如RET、CALL、BCND、B等指令之前插入两条或3条NOP，也可将乱飞程序纳入正轨，确保这些重要指令的执行。在一般测控系统中存在着大量未用的空间，若在这些未用的程序存储区设置一段引导程序，当程序受到干扰跳到该区域时，引导程序将强行捕捉的程序引向一个指定的地址，在那里以一段专门程序对出错进行处理.若失控的程序进入“死循环”，通常采用“看门狗”技术使程序脱离“死循环”。通过不断检测程序循环运行时间，若发现它超过最大循环运行时间，则认为系统陷入“死循环”，则对其进行出错处理。9.5.5输入输出信号抗干扰输入输出通道干扰是通过前向、后向接口而引起的干扰防止的办法主要采用隔离技术，隔离的实质是将引进的干扰通道切断，从而达到隔离现场干扰的目的隔离技术主要有光隔离、继电器隔离、变压器隔离等多种方法，其中尤以光隔离方法应用最为广泛9.6设计实例：

数字式有源抗噪声耳罩概述系统工作原理和控制算法硬件设计软件设计9.6.1概述有源抗噪声耳罩（简称有源耳罩）的工作原理是：利用传声器监测待消除的噪声信号，由控制器进行处理后发出一个与原噪声信号幅度相同、相位相反的反噪声信号，使二者相互抵消，从而达到消除噪声的目的有源耳罩具有低频抗噪效果好、重量轻、透气性好、不影响正常通讯等优点目前市场上出现的有源耳罩主要是基于模拟电路。模拟有源耳罩具有体积小、成本低等特点，但是由于其控制参数固定，当使用者和工作环境改变时，性能会发生改变，变差甚至不稳定。因此，模拟式有源耳罩不利于进行工业化生产和广泛推广应用。由于实际问题中，待抵消的噪声特性几乎总是时变的，控制电路、电声器件、传声介质特性经常随时间变化，使用者个体条件各不相同，因此基于自适应信号处理理论、能够自动跟踪噪声和控制系统变化的数字式有源耳罩成为近年来的研究热点。本设计采用低功耗、高性能的TMS320VC5509A处理器设计了有源耳罩的硬件部分，采用FXLMS算法编写了相应的软件部分。9.6.2系统工作原理和控制算法1.工作原理图9-27有源耳罩（单耳）示意图2.控制算法为叙述简单起见，本系统采用有源噪声控制中常用的FXLMS算法。图9-28FXLMS算法P(z)为初级通道，包括参考噪声信号通道的模数转换、抗混叠滤波、放大、传声器，从参考传声器M1到误差传声器M2的声通道，以及误差信号通道的传声器、放大、抗混叠滤波、模数转换等环节。S(z)为次级通道，包括反噪声输出通道的数模转换、重构滤波、功率放大器、扬声器，从扬声器Y到误差传声器M2的声通道，以及误差信号通道的传声器、放大、抗混叠滤波、模数转换等环节。W(z)为控制器，通常取有限冲击响应（FIR）结构。次级通道S(z)的模型，需要进行估计或辨识。滤波器系数更新公式：3.次级通道辨识算法基于自适应滤波器的次级通道辨识方法：

图9-29次级通道辨识算法9.6.3硬件设计系统硬件电路由7个部分组成：电源变换模块时钟模块复位模块CPLD逻辑控制模块存储器模块ADC/DAC模块模拟输入输出模块该系统有4路Mic输入、2路扬声器输出，能够满足对左右两耳处同时进行噪声控制的要求。图9-30有源耳罩电路原理框图1.电源电路设计系统由7.2V锂电池供电系统需要的电源共有4组，即数字电源3.3V、1.6V，模拟电源+5V和-5V设计方法首先用集成电源变换模块μA7805C把7.2V的锂电池电压降到5V再利用MAX660将+5V电源转换为-5V输出然后，采用TPS73HD301电源芯片，由5V电源产生+3.3V和1.6V电源在模拟电源和数字电源之间用磁珠隔离，以遏制数字器件产生的噪声对模拟电路部分的污染。图9-315V电源产生电路图9-32-5V电源产生电路2.复位电路设计

本系统的复位电路由图9-8所示的电源芯片复位电路和图9-10所示的手动复位电路等两部分电路组成提供给VC5509A芯片的复位信号由电源芯片复位电路产生的复位信号和手动复位电路产生的复位信号在CPLD模块内经过逻辑与运算产生，两个复位信号中，只要有一个有效（低电平），则复位信号有效（低电平）

3.时钟模块本设计中采用内部振荡器方式，由一个12MHz的石英晶振提供参考频率，用两个12pF的电容滤除纹波，如图9-33所示。4.CPLD逻辑控制模块DSP的速度较快，要求译码的速度也必须较快。利用小规模逻辑器件译码的方式已不能满足DSP系统的要求；同时，DSP系统中经常需要外部快速部件的配合，这些部件往往是专门的电路，可由可编程器件CPLD实现CPLD的时序严格、速度较快、可编程性好，非常适合于实现译码和