中文Windows使用基础学习教案课件

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一位全加器真值表根据以上真值表可写出Si和Ci的表达式：

3.真值表xiyiCi-1SiCi0000000110010100110110010101011100111111第1页/共21页一位全加器真值表

4.逻辑图第2页/共21页4.逻辑图第2页/共21页

思想：用n个全加器单元，实现两个操作数的各位并行相加。

分类：并行加法器

1.串行进位的并行加法器

二、并行加法器及其进位链串行进位的并行加法器并行进位的并行加法器组内并行，组间串行组内并行，组间并行特点：高位的进位依赖于低位进位的生成和传递，运算速度慢。第3页/共21页思想：用n个全加器单元，实现两个操作数的各位并行相加。

进位链：即进位信号的产生与传递的逻辑结构考虑进位信号的逻辑表达式：

Ci=xiyi+(xi⊕yi)Ci-1

写成通式：Ci=Gi+PiCi-1

其中，Gi——进位产生函数；Pi——进位传递函数当xi与yi都为1时，Ci=1，即有进位信号产生，所以将xiyi

称为进位产生函数或本地进位，并以Gi表示。当xi⊕yi=1、Ci-1=1时，则Ci=1。这种情况可看作是当

xi⊕yi=1时，第i-1位的进位信号Ci-1可以通过本位向高位传送，因此把xi⊕yi称为进位传递函数或进位传递条件，并以Pi表示。

2.并行进位的并行加法器(公式推导)第4页/共21页进位链：即进位信号的产生与传递的逻辑结构2.并行进位

通式：Ci=Gi+PiCi-1

于是C1=G1+P1C0C2=G2+P2C1=G2+P2G1+P2P1C0C3=G3+P3C2=G3+P3G2+P3P2G1+P3P2P1C0┇Ci=Gi+PiCi-1=Gi+PiGi-1+…+PiPi-1…P2G1+PiPi-1…P2P1C0┇Cn=Gn+PnCn-1=Gn+PnGn-1+PnPn-1Gn-2+…+Pn…PiPi-1…P2P1C0

小结：Ci(i=0,1,…，n)只与Gi,Pi,Cn+1

有关，而Gi,Pi

都可同时提供。所以，改进后的式子Ci能同时产生。

特点：

·各位进位的生成只与运算数xi,yi以及最低位进位C0有关

·各位进位的生成是同时的

·用逻辑电路实现时应作相应的变化2.并行进位的并行加法器(公式推导)第5页/共21页通式：Ci=Gi+PiCi-12.并行进位的并行加法

这种进位链每小组4位，组内部采用并行进位结构，组间采用串行进位传递结构。进位表达式为：

C1=G1+P1C0C2=G2+P2G1+P2P1C0C3=G3+P3G2+P3P2G1+P3P2P1C0C4=G4+P4G3+P4P3G2+P4P3P2G1+P3P2P1C0(1)组内并行、组间串行的进位链（公式推导）第6页/共21页(1)组内并行、组间串行的进位链（公式推导）第

（1）组内并行、组间串行的进位链（逻辑图）组间串联，仍存在一定延迟时间第7页/共21页（1）组内并行、组间串行的进位链（逻辑图）组间串

按前述分析法，引入组进位辅助函数G1*,P1*,则（2）组内并行，组间并行的进位链（公式推导）第8页/共21页按前述分析法，引入组进位辅助函数G1*,P1*,（2）组内并行，组间并行的进位链（公式推导）第9页/共21页（2）组内并行，组间并行的进位链（公式推导）第9页/共21页

（2）组内并行，组间并行的进位链（逻辑图）第10页/共21页（2）组内并行，组间并行的进位链（逻辑图）第1

进位产生次序:①产生第一小组的C1、C2、C3及所有Gi*、Pi*;②产生组间的进位信号C4、C8、C12、C16;③产生第2、3、4小组的C5、C6、C7;C9、C10、C11;C13、C14、C15。至此进位信号全部形成和数也随之产生。产生所有进位的延迟时间为6Td。要求掌握32位、64位多重进位方式的进位链的原理。

(2)逻辑图含义第11页/共21页进位产生次序:(2)逻辑图含义第11SN74181:一种具有并行进位的多功能ALU芯片，每片4位构成一组，组内并行进位。有16种算术运算和逻辑运算的功能。

1.SN74181的构成

A0~A3

B0~B3:两个四位输入数据

F0~F3:运算结果输出

Cn:最低位进位的反

Cn+4:最高位进位的反

G,P:组进位辅助函数

M:算术/逻辑运算(0/1)

S0~S3:运算功能选择

A=B:若A与B全等，该引脚出1

三、用集成电路构成ALU—SN74181芯片第12页/共21页SN74181:一种具有并行进位的多功能ALU芯

(1)组间串行进位的16位ALU的构成2.利用SN74181芯片构成ALU第13页/共21页(1)组间串行进位的16位ALU的构成2

（2）组间并行进位的16位ALU的构成该图是组间并行进位的16位ALU组间采用并行进位时，只需增加一片SN74182芯片。SN74182是与SN74181配套的产品，是一个产生并行进位信号的部件。第14页/共21页（2）组间并行进位的16位ALU的构成该图是组间并行进位

利用SN74181,SN74182组成下列ALU:(1)16位行波进位ALU;(2)16位并行ALU;(3)64位并行ALU

示例1第15页/共21页利用SN74181,SN74182组成下列A

示例1（1，2）解答第16页/共21页示例1（1，2）解答第16页/共21页

示例1（3）解答第17页/共21页示例1（3）解答第17页/共21页

用74181和74182设计如下3种方案的32位ALU(1)行波进位方式;（2）两重进位方式;（3）三重进位方式;

解（1）行波进位方式用8片SN74181芯片串联，如图：

示例2第18页/共21页用74181和74182设计如下3种方案的32位

示例2（2）解答：第19页/共21页示例2（2）解答：第19页/共21页

示例2（3）解答：第20页/共21页示例2（3）解答：第20页/共21页会计学22中文Windows使用基础会计学1中文Windows使用基础

一位全加器真值表根据以上真值表可写出Si和Ci的表达式：

3.真值表xiyiCi-1SiCi0000000110010100110110010101011100111111第1页/共21页一位全加器真值表

4.逻辑图第2页/共21页4.逻辑图第2页/共21页

思想：用n个全加器单元，实现两个操作数的各位并行相加。

分类：并行加法器

1.串行进位的并行加法器

二、并行加法器及其进位链串行进位的并行加法器并行进位的并行加法器组内并行，组间串行组内并行，组间并行特点：高位的进位依赖于低位进位的生成和传递，运算速度慢。第3页/共21页思想：用n个全加器单元，实现两个操作数的各位并行相加。

进位链：即进位信号的产生与传递的逻辑结构考虑进位信号的逻辑表达式：

Ci=xiyi+(xi⊕yi)Ci-1

写成通式：Ci=Gi+PiCi-1

其中，Gi——进位产生函数；Pi——进位传递函数当xi与yi都为1时，Ci=1，即有进位信号产生，所以将xiyi

称为进位产生函数或本地进位，并以Gi表示。当xi⊕yi=1、Ci-1=1时，则Ci=1。这种情况可看作是当

xi⊕yi=1时，第i-1位的进位信号Ci-1可以通过本位向高位传送，因此把xi⊕yi称为进位传递函数或进位传递条件，并以Pi表示。

2.并行进位的并行加法器(公式推导)第4页/共21页进位链：即进位信号的产生与传递的逻辑结构2.并行进位

通式：Ci=Gi+PiCi-1

于是C1=G1+P1C0C2=G2+P2C1=G2+P2G1+P2P1C0C3=G3+P3C2=G3+P3G2+P3P2G1+P3P2P1C0┇Ci=Gi+PiCi-1=Gi+PiGi-1+…+PiPi-1…P2G1+PiPi-1…P2P1C0┇Cn=Gn+PnCn-1=Gn+PnGn-1+PnPn-1Gn-2+…+Pn…PiPi-1…P2P1C0

小结：Ci(i=0,1,…，n)只与Gi,Pi,Cn+1

有关，而Gi,Pi

都可同时提供。所以，改进后的式子Ci能同时产生。

特点：

·各位进位的生成只与运算数xi,yi以及最低位进位C0有关

·各位进位的生成是同时的

·用逻辑电路实现时应作相应的变化2.并行进位的并行加法器(公式推导)第5页/共21页通式：Ci=Gi+PiCi-12.并行进位的并行加法

这种进位链每小组4位，组内部采用并行进位结构，组间采用串行进位传递结构。进位表达式为：

C1=G1+P1C0C2=G2+P2G1+P2P1C0C3=G3+P3G2+P3P2G1+P3P2P1C0C4=G4+P4G3+P4P3G2+P4P3P2G1+P3P2P1C0(1)组内并行、组间串行的进位链（公式推导）第6页/共21页(1)组内并行、组间串行的进位链（公式推导）第

（1）组内并行、组间串行的进位链（逻辑图）组间串联，仍存在一定延迟时间第7页/共21页（1）组内并行、组间串行的进位链（逻辑图）组间串

按前述分析法，引入组进位辅助函数G1*,P1*,则（2）组内并行，组间并行的进位链（公式推导）第8页/共21页按前述分析法，引入组进位辅助函数G1*,P1*,（2）组内并行，组间并行的进位链（公式推导）第9页/共21页（2）组内并行，组间并行的进位链（公式推导）第9页/共21页

（2）组内并行，组间并行的进位链（逻辑图）第10页/共21页（2）组内并行，组间并行的进位链（逻辑图）第1

进位产生次序:①产生第一小组的C1、C2、C3及所有Gi*、Pi*;②产生组间的进位信号C4、C8、C12、C16;③产生第2、3、4小组的C5、C6、C7;C9、C10、C11;C13、C14、C15。至此进位信号全部形成和数也随之产生。产生所有进位的延迟时间为6Td。要求掌握32位、64位多重进位方式的进位链的原理。

(2)逻辑图含义第11页/共21页进位产生次序:(2)逻辑图含义第11SN74181:一种具有并行进位的多功能ALU芯片，每片4位构成一组，组内并行进位。有16种算术运算和逻辑运算的功能。

1.SN74181的构成

A0~A3

B0~B3:两个四位输入数据

F0~F3:运算结果输出

Cn:最低位进位的反

Cn+4:最高位进位的反

G,P:组进位辅助函数

M:算术/逻辑运算(0/1)

S0~S3:运算功能选择

A=B:若A与B全等，