应用于saradc中逐次逼近寄存器的设计

2011年6月第25卷第2期总84期北京联合大学学报(自然科学版JournalofBeijingUnionUniversity(NaturalSciencesJun．2011Vol．25No．2SumNo．84[收稿日期]2011－04－19[基金项目]北京市教委项目(PHR〈IHLB〉20090513;国家自然基金项目(NSFC609976024。[作者简介]张少真(1986—,女,河北衡水人,北京交通大学电子信息工程学院,硕士,主要研究方向为混合信号集成电路的设计。应用于SARADC中逐次逼近寄存器的设计张少真1,李哲英2(1.北京交通大学电子信息工程学院,北京100044;2.北京联合大学信息学院,北京100101[摘要]逐次逼近寄存器(SARregisters协调DAC(Digital-to-AnalogConverter,数模转换器和比较器共同工作,完成逐次逼近逻辑,在SARADC(SuccessiveapproximationA/DConverter,逐次逼近型模数转换器的设计中非常重要。设计了一个应用于5V单电源电压、采样率为1MSPs、12bits、低功耗SARADC中的逐次逼近寄存器。通过比较分析逻辑综合和全定制两种方法,选择了全定制方法来实现逐次逼近寄存器,实现功耗、面积的最佳优化。[关键词]逐次逼近寄存器;逻辑综合;全定制;控制信号[中图分类号]TP332.1[文献标志码]A[文章编号]1005-0310(201102-0015-05TheDesignofSARRegistersinSARADCZHANGShao-zhen1,LIZhe-ying2(1.SchoolofElectronicandInformationEngineering,BeijingJiaotongUniversity,Beijing100044,China;2.CollegeofInformation,BeijingUnionUniversity,Beijing100101,ChinaAbstract:Successiveapproximationregisters(SARregisters,coordinationDAC(Digital-to-AnalogConverterandcomparatorworkingtogether,completingsuccessiveapproximationlogic,areveryimportantinthedesignofSARADC(SuccessiveapproximationA/DConverter．ThedesignofSARregisters,whichareappliedinapow-ersupplyvoltage5V,samplingratefor1MSPs,12bits,andlowpowerconsumptionSARADCareintroduced．Acomparisonbetweenlogicsynthesisandfullcustomizationoffersachoiceofthefullcustomizationmethodtoa-chieveSARregisters,whichcanachievethebestoptimizingpowerandarea．Keywords:SARregisters;logicsynthesis;fullcustomization;controlsignal0引言SARADC是采样速率低于5Msps的中等至高分辨率应用的常见结构,实质上是实现一种二进制搜索算法[1-3]。SARADC的逐次逼近寄存器主要是依赖于移位寄存器的工作原理,如何优化设计成为低功耗设计的一个重要因素[4]。基于标准CMOS工艺,通过结构研究来提高速度和分辨率、优化功耗面积等指标,是ADC的重要研究方向之一[5]。逐次逼近寄存器主要应用于数据采集系统中的SARADC,根据SARADC的面积及功耗的整体规划,逐次逼近寄存器的设计指标为面积280μmˑ580μm,功耗3mW。通过比较逻辑综合和全定制实现这两种方法,在满足面积及功耗指标的前提下,完成逐次逼近寄存器的设计。1逐次逼近寄存器的实现随着集成电路的发展,对于某些设计可以采用EDA技术,以硬件描述语言为逻辑描述的主要表达方式,整个设计过程中可用软件进行仿真与验证,故逻辑综合的实现方法变得更加方便[4]。SAR北京联合大学学报(自然科学版2011年6月ADC中的逐次逼近寄存器逻辑通过逻辑综合的方法来实现,这样大大减少了仿真及版图设计的时间。SARADC完成一次转换需要18个时钟周期,分为初始化(2个周期、采样与保持(3个周期、转换(12个周期和输出(1个周期4个状态。因此,可以编写Verilog代码通过有限状态机来实现逐次逼近逻辑,设置的状态代码如下:parameteridle=5＇b00001;//上电复位parametersetup=5＇b00010;//初始化状态parametersample=5＇b00100;//采样状态parameterconvert=5＇b01000;//转换状态parameteradout=5＇b10000;//输出状态通过Modelsim编译、仿真及DC综合,得到逐次逼近寄存器的逻辑结构如图1所示。图1逐次逼近寄存器的逻辑结构根据DC综合报告得知,逐次逼近寄存器调用了39个D触发器单元和135个门级电路单元,总共174个数字逻辑单元。根据综合的功耗报告得知,电路功耗约为3.3mW,泄漏功耗约为0.5mW,即逐次逼近寄存器的总功耗为3.8mW。在En-counter工具中进行自动布局布线,版图面积设置为280μmˑ580μm时,版图中单元密度为52%左右,对于CSMC1P3M0.5μm工艺来说,只有3层金属布线,当密度偏高时,容易出现走线冗长、散热不均等问题。显然,用逻辑综合的方法来实现逐次逼近寄存器,功耗和面积都不太符合设计指标。若采用全定制的设计方法,对于一个12bits的逐次逼近寄存器,约需要24个D触发器。数字控制电路部分,AN20、AN30、Eoc_en等6个控制信号,大概需要6个D触发器和12个逻辑门电路。也就是说,采用全定制方法来实现逐次逼近寄存器,总共约需要30个D触发器和12个逻辑门,相比逻辑综合的实现方法,大大地减少了逻辑单元的数量。使用较少的数字逻辑单元,意味着开关功耗可以达到很小。虽然数字控制部分的动态功耗在ADC的功耗中不是主要部分,但使用较少的控制逻辑可以把数字电路开关噪声降到很低,减少对模拟部分的影响,对模拟部分的设计要求就可以更低一些,对降低模拟部分的功耗起到一定的辅助作用[6]。2逐次逼近寄存器的设计逐次逼近寄存器及控制电路部分的输入输出信号如图2所示。图2逐次逼近寄存器信号图图2表明逐次逼近寄存器的主要信号,分别如下:Clk:SARADC的工作时钟信号;Clear:清零信号,转换开始前将所有寄存器清零,低电平有效;Vcomp:比较器的输出结果,也就是寄存器要保存的数据;AN20、AN30:SARADC中DAC的模拟开关控制信号;Dn0Dn12、Dp0Dp12:两组差分信号,用于控制DAC中的电容极板;Eoc_en:一次转换完成时的指示信号,低电平有效;PD_lock:比较器中的锁存放大器的工作信号,高电平有效;PD_pre:比较器中前置放大器的工作信号,高电平有效;clear_iner:比较器输出端的强制清零信号;最终的转换数据通过并串转换模块后以串行方式输出,并且要保证输出数据与时钟同步。61第25卷第2期张少真等:应用于SARADC中逐次逼近寄存器的设计SARADC中的逐次逼近寄存器是基于移位寄存器和计数器来设计的,而移位寄存器和计数器都是基于D触发器来设计的[7],所以首先设计D触发器。2.1D触发器的设计SARADC中,比较器在时钟上升沿将比较结果输出,为了保证数据的稳定性,所以逐次逼近寄存器最好在时钟下降沿读取数据,因此需要下降沿触发的D触发器。SARADC变换前,逐次逼近寄存器要全部清零;变换开始,要将逐次逼近寄存器的最高位寄存器设置为1,之后逐次逼近逻辑依次将下一位寄存器置为1,直至12位数据完成转换。从转换的过程来看,需要带复位置位的D触发器。如图3所示。图3带复位置位D触发器图3中的D触发器是由4个传输门、2个或门、2个与非门和6个非门来实现的,这个D触发器中的传输门由两个反相时钟来控制,实现下降沿触发;其中的或门及与非门实现了复位及置位功能,并且置位的优先级高于复位的优先级。D触发器真值表如表1所示。表1D触发器真值表DSNRNQQNˑ0ˑ10ˑ10010110111110D触发器真值表表明,只要置位SN低电平有效,Q端强制置位为1;在置位SN无效,复位RN低电平有效时,Q端清零复位;只有在置位和复位都无效时,Q端的输出等于D端输入,实现移位。而控制电路部分要完成Dp和Dn差分信号及AN20等控制信号的产生,因此需要对D触发器结构进行些许改动,即需要两种D触发器,如图4所示。控制信号的D触发器是由4个传输门、2个或门、2个与非门、1个或非门及4个非门组成的,相比图4控制信号D触发器图3中的D触发器多了一个控制端AN20。AN20信号控制DAC中电容阵列的上极板是否接外界模拟信号或参考电压,即控制电路工作在采样或保持阶段。通过AN20和Q的逻辑关系,D触发器的Q端作为差分信号的Dp端,QN端作为差分信号的Dn端,这样就实现了DAC所需的差分信号。2.212bit逐次逼近寄存器的设计SARADC中,12bit的逐次逼近寄存器不仅存储比较器的结果,在转换的最后一个时钟周期输出数据,而且具有逐次逼近功能;时序控制电路虽然不像比较器等模拟部分精度要求那么高,但如何与其他系统合理地结合起来产生需要的时序,是不容易做到的[8]。图5中的逐次逼近寄存器是由17个基本D触发器、13个控制信号D触发器及产生控制信号的逻辑门电路组成。工作过程如下:转换开始前,clear信号为低电平,所有寄存器清零;clear信号由0变为1时,进入采样保持阶段,即产生AN20和AN30控制信号;经过3个时钟周期后,寄存器的最高位Dp12置1,逐次逼近寄存器将12’b1000_0000_0000送入DAC,然后DAC将其转换成电压输出;比较器将DAC的输出结果与输入模拟电压进行比较,比较结果为0或1,寄存器将比较器的输出结果锁存;然后将Dp11置1,以此类推,直至转换完成,输出Eoc_en(低电平有效信号作为指示信号。3系统设计仿真结果及版图设计利用Cadence软件,对逐次逼近寄存器部分进行仿真,输入clk为20M时钟,比较器输出数据设为逻辑0,从仿真结果中可以看出,逐次逼近寄存器的逐次逼近逻辑、控制信号及指示信号的产生过程及时序。一次转换开始前,clear信号有效,将寄存器清零;转换开始,ADC进入采样和保持阶段,产生两个脉冲信号AN20和AN30,这两个信号是DAC的模拟开关控制信号;当逐次逼近寄存器接收到比71北京联合大学学报(自然科学版2011年6月较器的输出结果时,从Dp12开始依次确定转换的数字量为0还是1,直到最低位Dp1数字量确定完成后,输出一个指示信号Eoc_en,来指示整个转换过程的完成。其仿真结果如图6所示。将12bit的逐次逼近寄存器接入到SARADC整体电路中,输入模拟信号进行仿真,观察仿真结果,如图7所示。图512bit逐次逼近寄存器及控制信号图6逐次逼近寄存器的仿真结果图7SARADC的仿真结果81第25卷第2期张少真等:应用于SARADC中逐次逼近寄存器的设计SARADC的仿真结果,clk信号为20M,ADC每18个周期完成一次转换,当输入信号为1V,转换后输出串行数据为0100_1101_1010,将数字量转换后为1.00063V,满足误差要求。根据整体芯片的版图要求,逐次逼近寄存器的版图设计如图8所示。图8逐次逼近寄存器的版图图中的逐次逼近寄存器版图在CSMC1P3M0.5μm工艺下实现,面积为268μmˑ560μm,完全能满足面积要求,后仿真结果表明,逐次逼近寄存器的平均功耗为2.9mW,完全符合功耗设计要求。4结束语根据SARADC工作原理及时序,采用全定制的设计方法实现了一个12bit逐次逼近寄存器及控制信号电路。通过Cadence软件进行前仿真、版图设计及后仿真,并应用到SARADC的整体电路中进行仿真,仿真结果满足设计要求。[参考文献][1]ChenYanfei,TsukamotoS,KurodaT．A9b100MS