组合逻辑电路课件

3.1组合逻辑电路的分析与设计3.2组合逻辑电路中的竞争冒险与消除方法3.3VHDL的顺序行为3.4典型组合逻辑电路及其应用3.5可编程组合逻辑器件（PLD）第3章组合逻辑电路3.1组合逻辑电路的分析与设计3.2组合逻辑电路中的竞争3.1组合逻辑电路的分析与设计3.1组合逻辑电路的分析与设计分析逻辑电路时，首先确定电路的性质，观察输入信号是否单方向从输入流经电路到输出，不存在反馈信号。如果具备这样的性质，就是组合逻辑电路。组合逻辑电路的分析是根据给定的逻辑电路图找出其输出信号与输入信号之间的逻辑关系，从而确定逻辑功能。组合逻辑电路的分析框图如图3.1.2所示，分析步骤如下。3.1组合逻辑电路的分析与设计3.1.1组合逻辑电路的分析分析逻辑电路时，首先确定电路的性质，观察输入信号是否图3.1.2组合逻辑电路分析步骤3.1组合逻辑电路的分析与设计图3.1.2组合逻辑电路分析步骤3.1组合逻辑电路的1.确定输入/输出变量2.列真值表和写逻辑表达式3.选择器件类型4.逻辑函数化简或变换5.画出逻辑电路图3.1组合逻辑电路的分析与设计3.1.2组合逻辑电路的设计1.确定输入/输出变量2.列真值表和写逻辑表达式4.逻辑函数例3.1.4某化学实验室有化学试剂11种，编为第1至第11号，在配方时，必须遵守下列规定。（1）第2号不能与第7号同时配用。（2）第3号和第6号必须同时配用。（3）同时用第4、9号时，必须配用11号。请设计一个逻辑电路，在违反上述任何一个规定时，发出报警指示信号。解：（1）设置11种化学试剂为输入信号，2对应A，7对应B，3对应C，6对应D，4对应E，9对应F和11对应G。设置F1、F2和F3分别为违反3种规定的输出。①第2号与第7号同时用对应A和B都为高电平，违反规定，输出F1为高电平。可用与门实现。②第3号和第6号同时配用或都不用时，没用违反规定，输出F2为低电平。若只用第3号或第6号,则违反规定,输出F2为高电平。可用异或门实现。3.1组合逻辑电路的分析与设计例3.1.4某化学实验室有化学试剂11种，编为第1③同时用第4、9号，没有配用第11号时,违反规定,输出F3为高电平。否则，输出低电平。可用与门实现，（2）将3个电路输出综合为一个输出时，可用扇入系数为3的或门连接到最后输出F。实现例3.1.4的逻辑电路如图3.1.7所示图3.1.7例3.1.4电路图3.1组合逻辑电路的分析与设计③同时用第4、9号，没有配用第11号时,违反规定,输1）1型冒险

2）0型冒险3.2组合逻辑电路中的竞争冒险与消除方法1.信号以不同的路径到达3.2.1竞争与冒险现象1）1型冒险2）0型冒险3.2组合逻辑电路中的竞争冒险与2）0型冒险3.2组合逻辑电路中的竞争冒险与消除方法2）0型冒险3.2组合逻辑电路中的竞争冒险与消除方法2.选用延时不同的器件3.2组合逻辑电路中的竞争冒险与消除方法2.选用延时不同的器件3.2组合逻辑电路中的竞争冒险与消除在图3.2.4（a）所示电路中，输出逻辑函数F=AB+BC。当B为1，AC由01变为10时，同时有两个信号变化。图3.2.4两个信号发生变化的冒险3.两个信号同时发生变化3.2组合逻辑电路中的竞争冒险与消除方法在图3.2.4（a）所示电路中，输出逻辑函数F=AB

1.代数法

2.卡诺图法3.2.2冒险现象的判断3.2组合逻辑电路中的竞争冒险与消除方法3.2.2冒险现象的判断3.2组合逻辑电路中的

3.增加选通信号

1.增加冗余项

2.输出接滤波电容

3.2.3冒险现象的消除方法3.2组合逻辑电路中的竞争冒险与消除方法3.增加选通信号1.增加冗余项2.输出接滤波电进程本身是并行行为，且存在于结构体中。进程内部的语句要进入进程之后才能顺序执行。进入进程是靠敏感信号发生变化的时候，称此时为“激活”进程。若敏感信号同时激活多个进程，进程是按并行行为执行的。进程语句的一般形式如下：<进程标号>：PROCESS<敏感信号表><进程说明区>BEGIN<语句部分>WAITON<敏感信号表>；UNTIL<条件表达式>；WAITFOR<时间表达式>；ENDPROCESS;3.3VHDL的顺序行为3.3.1进程语句进程本身是并行行为，且存在于结构体中。进程内部的语例3.3.2用VHDL设计一告警系统的控制电路。接收来自烟雾、红外线和湿度传感器的三个输入信号smoke、door和water。传输到报警设备的三个输出信号fire_alarm、burg_alarm、water_alarm以及使能信号en。解：VHDL程序描述如下：LIBRARYieee;USEieee.std_logic_1164.all;ENTITYalarmISPORT(smoke,door,water,en:INstd_logic;fire_am,burg_am,water_am:OUTstd_logic);ENDalarm;ARCHITECTUREalarm_arcOFalarmISBEGINPROCESS(smoke,door,water,en)3.3VHDL的顺序行为3.3.2顺序行为举例例3.3.2用VHDL设计一告警系统的控制电路。

BEGINIF((smoke='1')AND(en='0'))THENfire_am<='1';ELSIF((door='1')AND(en='0'))THENburg_am<='1';ELSIF((water='1')AND(en='0'))THENwater_am<='1';ELSEfire_am<='0';burg_am<='0';water_am<='0';ENDIF;ENDPROCESS;ENDalarm_arc;3.3VHDL的顺序行为BEGIN3.3VHDL的顺序行为

二进制编码器是用n位二进制对N=2n个信号进行编码的电路。二进制编码器输入为N=2n个信号，输出为n位二进制代码。根据编码器输出二进制的位数，二进制编码器可分为3位二进制编码器和4位二进制编码器。3.4典型组合逻辑电路及其应用3.4.1编码器1.二进制编码器二进制编码器是用n位二进制对N=2n个信号进行编码的

上例讨论的是任何时候只允许一个输入信号低电平有效的4位二进制编码器。如果同时按下两个或两个以上的按键，即输入信号超过一个，编码器输出将产生错误。而优先编码器是一种允许同时输入两个或两个输入信号以上的编码器，输出对应哪个输入的信号取决于其优先权。3.4典型组合逻辑电路及其应用2.优先编码器上例讨论的是任何时候只允许一个输入信号低电平有效的3.4典型组合逻辑电路及其应用3.4典型组合逻辑电路及其应用

可以只对图3.4.1中的10个按键0～9编成二进制代码0000～1001，称这样的编码器为二十进制编码器.。3.4典型组合逻辑电路及其应用3.二-十进制编码器可以只对图3.4.1中的10个按键0～9编成二进制代码。

二进制译码器也称为最小项译码器，译码器的每一组输入编码都是最小项。在若干个输出端中仅有一端输出有效电平（低或高），其余输出端皆处于无效电平（高或低），这类译码器称为变量译码器。3.4典型组合逻辑电路及其应用3.4.2译码器1.二进制译码器。二进制译码器也称为最小项译码器，译码器的每一组输入。1）3线-8线集成译码器741382)8421BCD译码器74423.4典型组合逻辑电路及其应用。1）3线-8线集成译码器741382)8421BCD3.42）8421BCD译码器7442二-十进制译码器是将8421BCD码转换成10个对应的输出信号，输入端有4个信号，输出端有10个信号，所以又称4线-10线译码器。7442是典型的4线10线译码器，其功能表和逻辑符号分别如表3.4.4和图3.4.10所示。图3.4.108421BCD译码器3.4典型组合逻辑电路及其应用2）8421BCD译码器7442二-十进制译码器是将81）实现组合逻辑电路2）用译码器构成数据分配器3.4典型组合逻辑电路及其应用2.二进制码译码器应用1）实现组合2）用译码器构成数据分配器3.4典型组合逻辑电1）实现组合逻辑电路

例3.4.4某组合逻辑电路的真值表如表3.4.5所示，试用译码器和门电路设计该逻辑电路，并分析其功能。解：写出输出S和F的最小项表达式，再转换成与非—与非形式。选用3线-8线译码器74138。设A=A2、B=A1、C=A0。对应2个输出信号S和F，分别选用扇入系数为4的与非门实现。使与非门的输入端接入S和F式中对应的最小项，即可实现要求的逻辑，如图3.4.12所示。可见，用译码器实现多输出逻辑函数时，优点更明显。3.4典型组合逻辑电路及其应用1）实现组合逻辑电路例3.4.4某组合逻辑电路的真值表表3.4.5例3.4.4真值表图3.4.12例3.4.4逻辑图3.4典型组合逻辑电路及其应用表3.4.5例3.4.4真值表图3.4.12例3.42）用译码器构成数据分配器数据分配器是将1路输入信号根据地址选择码A2A1A0的组态分配给多路输出电路中的某一路输出的电路。可观察图3.4.13所示的单刀多掷开关,由单刀多掷开关决定开关位置，从而确定了数据在2n个可能的通道中选择一路输出。图3.4.13数据分配示意图3.4典型组合逻辑电路及其应用2）用译码器构成数据分配器数据分配器是将1路输入信号

在数字系统和测量仪器中的数字、字母、符号需要显示出来，以供人们直观地读取或监视系统的工作情况。能够显示数字、字母或符号的器件称为数字显示器。3.4典型组合逻辑电路及其应用3.显示译码器在数字系统和测量仪器中的数字、字母、符号需要显示出来，1）七段发光二极管显示器图3.4.15七段发光二极管显示器及发光段组合图3.4典型组合逻辑电路及其应用1）七段发光二极管显示器图3.4.15七段发光二极管显示2）七段显示译码器7447（1）正常译码显示。（2）灭零。（3）试灯。（4）特殊控制端BI/RBO。3.4典型组合逻辑电路及其应用2）七段显示译码器7447（1）正常（2）灭零。（4）特殊控3）译码器的VHDL描述在编写二进制译码器的VHDL程序的功能前，确定输入输出引脚。3线-8线译码器有3个二进制输入端，在程序实体中定义a、b、c，8个输出端定义为F0~F7。对输入a、b、c的值进行译码，使输出端F0~F7对应的输出有效（低电平）。3线-8线译码器还有3个选通输入端s1、s2a和s2b。只有在s1=1，s2a=0，s2b=0时，译码器才进行正常译码，否则F0~F7输出均为高电平。3.4典型组合逻辑电路及其应用3）译码器的VHDL描述在编写二进制译码器的VHDL示意图数据选择器（multiplexer，MUX）又称多路选择器或多路开关，是应用比较广泛的中规模组合逻辑电路，尤其是电子设计自动化技术发展成熟的今天。图3.4.19数据选择器3.4典型组合逻辑电路及其应用3.4.3数据选择器示意图数据选择器（multiplexer，MUX）又称1）双4选1数据选择器74153图3.4.204选1数据选择器3.4典型组合逻辑电路及其应用1.典型数据选择器1）双4选1数据选择器74153图3.4.204选1数据2)8选1数据选择器74151图3.4.218选1数据选择器符号表3.4.1174151的功能表3.4典型组合逻辑电路及其应用2)8选1数据选择器74151图3.4.218选1数据选1）用74151扩展成16选1数据选择器2）实现组合逻辑函数3.4典型组合逻辑电路及其应用2.数据选择器的应用1）用74151扩展成16选1数据选择器2）实现组合逻辑函数表3.4.134位比较器7485功能表数3.4典型组合逻辑电路及其应用3.4.4数据选择比较器1.集成数值比较器7485表3.4.134位比较器7485功能表数3.4典型组3.4典型组合逻辑电路及其应用2.数值比较器的应用3.4典型组合逻辑电路及其应用2.数值比较器的应用图3.4.28例3.4.10电路3.4典型组合逻辑电路及其应用图3.4.28例3.4.10电路3.4典型组合逻辑电

组合逻辑电路不仅可以完成逻辑转换功能，还可以完成算术运算功能。数字系统中两个二进制数之间的加、减、乘、除都由若干的加法运算来完成，因此加法器是构成运算电路的基本单元。3.4典型组合逻辑电路及其应用3.4.5算术运算电路组合逻辑电路不仅可以完成逻辑转换功能，还可以完成算术运算

2）全加器1）半加器3)4位快速进位加法器3.4典型组合逻辑电路及其应用1.加法器2）全加器1）半加器3)4位快速3.4典型组合逻辑电路（1）实现8421BCD码转换余3码电路。（4）实现2个1位8421BCD码加法电路。（3）实现2个2位二进制数乘法电路。（2）实现X-Y≥0的4位二进制减法电路。3.4典型组合逻辑电路及其应用2.加法器的应用（4）实现2个1位8421BCD码加法电路。（3）实现2个3.5.2PLD基本电路图3.5可编程组合逻辑器件（PLD）3.5.1PLD基本结构与表示方法1.PLD的基本结构3.5.2PLD基本电路图3.5可编程组合逻辑器件（P1）连接方式图3.5.3PLD连接方式2.PLD的表示方法3.5可编程组合逻辑器件（PLD）1）连接方式图3.5.3PLD连接方式2.PLD的表示2）基本逻辑门的表示方式（1）缓冲器。（2）与门和或门。3.5可编程组合逻辑器件（PLD）2）基本逻辑门的表示方式（1）缓冲器。（2）与门和或门。3.PLD初期的可编程逻辑器件是靠熔丝的接通与断开产生逻辑，图3.5.7给出了4（字线）个乘积项×2个输出函数（位线）熔丝结构的PLD。图3.5.7熔丝型开关图3.5.2PLD编程单元1.熔丝与反熔丝型3.5可编程组合逻辑器件（PLD）PLD初期的可编程逻辑器件是靠熔丝的接通与断1）叠栅型（SIMOS）编程单元图3.5.9叠栅型编程单元

3.5可编程组合逻辑器件（PLD）2.浮栅技术1）叠栅型（SIMOS）编程单元图3.5.9叠栅型编2）隧道型（FLOTOX）编程单元3.5可编程组合逻辑器件（PLD）图3.5.10FLOTOX结构示意图FLOTOX编程典型代表器件是E2PROM，图3.5.10是FLOTOX编程单元。2）隧道型（FLOTOX）编程单元3.5可编程组合逻辑器件3）闪速（Flash）编程单元图3.5.11是闪速编程单元，结构类似于图3.5.9(a)所示的SIMOS编程单元，区别在于叠栅编程单元的区域Sn+和漏极的区域Dn+是对称的，而闪速编程单元源极的区域Sn+大于漏极的区域Dn+，这两块区域不是对称的。图3.5.11Flash结构示意图3.5可编程组合逻辑器件（PLD）3）闪速（Flash）编程单元图3.5.11是闪速编

PLD主要有可编程只读存储器（programmablereadonlymemory,PROM）、可编程逻辑阵列（programmablelogicarray,PLA）、可编程阵列逻辑（programmablearraylogic,PAL）、通用阵列逻辑（genericarraylogic,GAL）、复杂可编程逻辑器件（complexprogrammablelogicdevice,CPLD）和现场可编程门阵列（fieldprogrammablegatearray,FPGA）。3.5可编程组合逻辑器件（PLD）3.5.3PLD的分类PLD主要有可编程只读存储器（programmab

按集成度考虑，可以分为低密度和高密度器件,或者称为简单的PLD和复杂的PLD。3.5可编程组合逻辑器件（PLD）1.集成度3.5可编程组合逻辑器件（PLD）1.集成度

PLD从编程工艺上考虑，可以分为一次编程、多次编程和无限次编程。3.5可编程组合逻辑器件（PLD）2.编程工艺PLD从编程工艺上考虑，可以分为一次编程、多次编程和3）与阵列可编程，或阵列固定1）与阵列固定，

或阵列可编程2）与或阵列均可编程3.5可编程组合逻辑器件（PLD）3）与阵列可编程，1）与阵列固定，或阵列可编程2）与或阵增加加密功能OSIModelLayer降低系统成本缩短设计周期

减小系统体积提高系统可靠性1234567提高处理速度

增加设计灵活性1）2）3）4）5）6）7）3.5可编程组合逻辑器件（PLD）4.PLD的特点增加加密功能OSIModel降低系统成本缩短设计周期例3.5.3设计1个PROM电路，连续产生一密码（5D9125287C68E7F3）H。解：（1）首先分析密码的数量为16，可用4个输入信号A3A2A1A0。再分析是十六进制数，则有4位输出F3F2F1F0。（2）根据密码写出真值表，如表3.5.2所示。再依据真值表一一对应画出PROM阵列图，如图3.5.17所示。（3）将输入信号A3A2A1A0从0000～1111周期性地变化，使F3、F2、F1、F0连续产生密码。也可以将此密码考虑为4路信号，则连续产生序列信号，此例可作为序列信号发生器使用。3.5可编程组合逻辑器件（PLD）3.5.4PLD组合逻辑电路应用举例例3.5.3设计1个PROM电路，连续产生一密码（图3.5.17例3.5.3PROM阵列图3.5可编程组合逻辑器件（PLD）图3.5.17例3.5.3PROM阵列图3.5可编程本章小结组合逻辑电路的特点是电路中没有记忆存储单元，没有反馈回路。任一时刻的输出状态只决定于该时刻各输入状态的组合，而与电路的原输出状态无关。有3种设计组合逻辑电路的方法。1.用基本逻辑门设计采用逻辑门电路设计组合逻辑电路是最基本的设计方法,根据所分析的真值表、逻辑表达式和所采用门电路对输出逻辑表达式进行化简和变换，最后画出逻辑图。第3章组合逻辑电路本章小结组合逻辑电路的特点是电路中没有记忆存储单元，没有反馈本章小结2.用组合逻辑模块设计采用中规模组合逻辑模块如编码器、译码器、数据选择器、数值比较器、加法器等设计组合逻辑电路，要熟悉它们的逻辑功能。根据逻辑功能和逻辑运算积木式构成组合逻辑电路。为了增加使用的灵活性和便于功能扩展，多数中规模组合逻辑模块中都设置了输入、输出使能端或输入、输出扩展端。既可控制器件的工作状态，又便于构成较复杂的逻辑系统。应用中规模组合逻辑模块设计组合逻辑电路时应注意使用的芯片的个数和品种尽量少，芯片之间的连线尽量少。3.用PLD设计基于电子设计自动化（EDA）平台，用VHDL设计可编程逻辑器件(PLD)是现代设计方法。PLD的出现改变了传统的设计方法，使数字电路系统设计越来越方便。甚至设计者掌握了所设计的电路方案或逻辑关系就可实现数字系统，应用硬件描述语言设计逻辑电路是一种越来越重要的手段。第3章组合逻辑电路本章小结2.用组合逻辑模块设计第3章组合逻辑电路3.1组合逻辑电路的分析与设计3.2组合逻辑电路中的竞争冒险与消除方法3.3VHDL的顺序行为3.4典型组合逻辑电路及其应用3.5可编程组合逻辑器件（PLD）第3章组合逻辑电路3.1组合逻辑电路的分析与设计3.2组合逻辑电路中的竞争3.1组合逻辑电路的分析与设计3.1组合逻辑电路的分析与设计分析逻辑电路时，首先确定电路的性质，观察输入信号是否单方向从输入流经电路到输出，不存在反馈信号。如果具备这样的性质，就是组合逻辑电路。组合逻辑电路的分析是根据给定的逻辑电路图找出其输出信号与输入信号之间的逻辑关系，从而确定逻辑功能。组合逻辑电路的分析框图如图3.1.2所示，分析步骤如下。3.1组合逻辑电路的分析与设计3.1.1组合逻辑电路的分析分析逻辑电路时，首先确定电路的性质，观察输入信号是否图3.1.2组合逻辑电路分析步骤3.1组合逻辑电路的分析与设计图3.1.2组合逻辑电路分析步骤3.1组合逻辑电路的1.确定输入/输出变量2.列真值表和写逻辑表达式3.选择器件类型4.逻辑函数化简或变换5.画出逻辑电路图3.1组合逻辑电路的分析与设计3.1.2组合逻辑电路的设计1.确定输入/输出变量2.列真值表和写逻辑表达式4.逻辑函数例3.1.4某化学实验室有化学试剂11种，编为第1至第11号，在配方时，必须遵守下列规定。（1）第2号不能与第7号同时配用。（2）第3号和第6号必须同时配用。（3）同时用第4、9号时，必须配用11号。请设计一个逻辑电路，在违反上述任何一个规定时，发出报警指示信号。解：（1）设置11种化学试剂为输入信号，2对应A，7对应B，3对应C，6对应D，4对应E，9对应F和11对应G。设置F1、F2和F3分别为违反3种规定的输出。①第2号与第7号同时用对应A和B都为高电平，违反规定，输出F1为高电平。可用与门实现。②第3号和第6号同时配用或都不用时，没用违反规定，输出F2为低电平。若只用第3号或第6号,则违反规定,输出F2为高电平。可用异或门实现。3.1组合逻辑电路的分析与设计例3.1.4某化学实验室有化学试剂11种，编为第1③同时用第4、9号，没有配用第11号时,违反规定,输出F3为高电平。否则，输出低电平。可用与门实现，（2）将3个电路输出综合为一个输出时，可用扇入系数为3的或门连接到最后输出F。实现例3.1.4的逻辑电路如图3.1.7所示图3.1.7例3.1.4电路图3.1组合逻辑电路的分析与设计③同时用第4、9号，没有配用第11号时,违反规定,输1）1型冒险

2）0型冒险3.2组合逻辑电路中的竞争冒险与消除方法1.信号以不同的路径到达3.2.1竞争与冒险现象1）1型冒险2）0型冒险3.2组合逻辑电路中的竞争冒险与2）0型冒险3.2组合逻辑电路中的竞争冒险与消除方法2）0型冒险3.2组合逻辑电路中的竞争冒险与消除方法2.选用延时不同的器件3.2组合逻辑电路中的竞争冒险与消除方法2.选用延时不同的器件3.2组合逻辑电路中的竞争冒险与消除在图3.2.4（a）所示电路中，输出逻辑函数F=AB+BC。当B为1，AC由01变为10时，同时有两个信号变化。图3.2.4两个信号发生变化的冒险3.两个信号同时发生变化3.2组合逻辑电路中的竞争冒险与消除方法在图3.2.4（a）所示电路中，输出逻辑函数F=AB

1.代数法

2.卡诺图法3.2.2冒险现象的判断3.2组合逻辑电路中的竞争冒险与消除方法3.2.2冒险现象的判断3.2组合逻辑电路中的

3.增加选通信号

1.增加冗余项

2.输出接滤波电容

3.2.3冒险现象的消除方法3.2组合逻辑电路中的竞争冒险与消除方法3.增加选通信号1.增加冗余项2.输出接滤波电进程本身是并行行为，且存在于结构体中。进程内部的语句要进入进程之后才能顺序执行。进入进程是靠敏感信号发生变化的时候，称此时为“激活”进程。若敏感信号同时激活多个进程，进程是按并行行为执行的。进程语句的一般形式如下：<进程标号>：PROCESS<敏感信号表><进程说明区>BEGIN<语句部分>WAITON<敏感信号表>；UNTIL<条件表达式>；WAITFOR<时间表达式>；ENDPROCESS;3.3VHDL的顺序行为3.3.1进程语句进程本身是并行行为，且存在于结构体中。进程内部的语例3.3.2用VHDL设计一告警系统的控制电路。接收来自烟雾、红外线和湿度传感器的三个输入信号smoke、door和water。传输到报警设备的三个输出信号fire_alarm、burg_alarm、water_alarm以及使能信号en。解：VHDL程序描述如下：LIBRARYieee;USEieee.std_logic_1164.all;ENTITYalarmISPORT(smoke,door,water,en:INstd_logic;fire_am,burg_am,water_am:OUTstd_logic);ENDalarm;ARCHITECTUREalarm_arcOFalarmISBEGINPROCESS(smoke,door,water,en)3.3VHDL的顺序行为3.3.2顺序行为举例例3.3.2用VHDL设计一告警系统的控制电路。

BEGINIF((smoke='1')AND(en='0'))THENfire_am<='1';ELSIF((door='1')AND(en='0'))THENburg_am<='1';ELSIF((water='1')AND(en='0'))THENwater_am<='1';ELSEfire_am<='0';burg_am<='0';water_am<='0';ENDIF;ENDPROCESS;ENDalarm_arc;3.3VHDL的顺序行为BEGIN3.3VHDL的顺序行为

二进制编码器是用n位二进制对N=2n个信号进行编码的电路。二进制编码器输入为N=2n个信号，输出为n位二进制代码。根据编码器输出二进制的位数，二进制编码器可分为3位二进制编码器和4位二进制编码器。3.4典型组合逻辑电路及其应用3.4.1编码器1.二进制编码器二进制编码器是用n位二进制对N=2n个信号进行编码的

上例讨论的是任何时候只允许一个输入信号低电平有效的4位二进制编码器。如果同时按下两个或两个以上的按键，即输入信号超过一个，编码器输出将产生错误。而优先编码器是一种允许同时输入两个或两个输入信号以上的编码器，输出对应哪个输入的信号取决于其优先权。3.4典型组合逻辑电路及其应用2.优先编码器上例讨论的是任何时候只允许一个输入信号低电平有效的3.4典型组合逻辑电路及其应用3.4典型组合逻辑电路及其应用

可以只对图3.4.1中的10个按键0～9编成二进制代码0000～1001，称这样的编码器为二十进制编码器.。3.4典型组合逻辑电路及其应用3.二-十进制编码器可以只对图3.4.1中的10个按键0～9编成二进制代码。

二进制译码器也称为最小项译码器，译码器的每一组输入编码都是最小项。在若干个输出端中仅有一端输出有效电平（低或高），其余输出端皆处于无效电平（高或低），这类译码器称为变量译码器。3.4典型组合逻辑电路及其应用3.4.2译码器1.二进制译码器。二进制译码器也称为最小项译码器，译码器的每一组输入。1）3线-8线集成译码器741382)8421BCD译码器74423.4典型组合逻辑电路及其应用。1）3线-8线集成译码器741382)8421BCD3.42）8421BCD译码器7442二-十进制译码器是将8421BCD码转换成10个对应的输出信号，输入端有4个信号，输出端有10个信号，所以又称4线-10线译码器。7442是典型的4线10线译码器，其功能表和逻辑符号分别如表3.4.4和图3.4.10所示。图3.4.108421BCD译码器3.4典型组合逻辑电路及其应用2）8421BCD译码器7442二-十进制译码器是将81）实现组合逻辑电路2）用译码器构成数据分配器3.4典型组合逻辑电路及其应用2.二进制码译码器应用1）实现组合2）用译码器构成数据分配器3.4典型组合逻辑电1）实现组合逻辑电路

例3.4.4某组合逻辑电路的真值表如表3.4.5所示，试用译码器和门电路设计该逻辑电路，并分析其功能。解：写出输出S和F的最小项表达式，再转换成与非—与非形式。选用3线-8线译码器74138。设A=A2、B=A1、C=A0。对应2个输出信号S和F，分别选用扇入系数为4的与非门实现。使与非门的输入端接入S和F式中对应的最小项，即可实现要求的逻辑，如图3.4.12所示。可见，用译码器实现多输出逻辑函数时，优点更明显。3.4典型组合逻辑电路及其应用1）实现组合逻辑电路例3.4.4某组合逻辑电路的真值表表3.4.5例3.4.4真值表图3.4.12例3.4.4逻辑图3.4典型组合逻辑电路及其应用表3.4.5例3.4.4真值表图3.4.12例3.42）用译码器构成数据分配器数据分配器是将1路输入信号根据地址选择码A2A1A0的组态分配给多路输出电路中的某一路输出的电路。可观察图3.4.13所示的单刀多掷开关,由单刀多掷开关决定开关位置，从而确定了数据在2n个可能的通道中选择一路输出。图3.4.13数据分配示意图3.4典型组合逻辑电路及其应用2）用译码器构成数据分配器数据分配器是将1路输入信号

在数字系统和测量仪器中的数字、字母、符号需要显示出来，以供人们直观地读取或监视系统的工作情况。能够显示数字、字母或符号的器件称为数字显示器。3.4典型组合逻辑电路及其应用3.显示译码器在数字系统和测量仪器中的数字、字母、符号需要显示出来，1）七段发光二极管显示器图3.4.15七段发光二极管显示器及发光段组合图3.4典型组合逻辑电路及其应用1）七段发光二极管显示器图3.4.15七段发光二极管显示2）七段显示译码器7447（1）正常译码显示。（2）灭零。（3）试灯。（4）特殊控制端BI/RBO。3.4典型组合逻辑电路及其应用2）七段显示译码器7447（1）正常（2）灭零。（4）特殊控3）译码器的VHDL描述在编写二进制译码器的VHDL程序的功能前，确定输入输出引脚。3线-8线译码器有3个二进制输入端，在程序实体中定义a、b、c，8个输出端定义为F0~F7。对输入a、b、c的值进行译码，使输出端F0~F7对应的输出有效（低电平）。3线-8线译码器还有3个选通输入端s1、s2a和s2b。只有在s1=1，s2a=0，s2b=0时，译码器才进行正常译码，否则F0~F7输出均为高电平。3.4典型组合逻辑电路及其应用3）译码器的VHDL描述在编写二进制译码器的VHDL示意图数据选择器（multiplexer，MUX）又称多路选择器或多路开关，是应用比较广泛的中规模组合逻辑电路，尤其是电子设计自动化技术发展成熟的今天。图3.4.19数据选择器3.4典型组合逻辑电路及其应用3.4.3数据选择器示意图数据选择器（multiplexer，MUX）又称1）双4选1数据选择器74153图3.4.204选1数据选择器3.4典型组合逻辑电路及其应用1.典型数据选择器1）双4选1数据选择器74153图3.4.204选1数据2)8选1数据选择器74151图3.4.218选1数据选择器符号表3.4.1174151的功能表3.4典型组合逻辑电路及其应用2)8选1数据选择器74151图3.4.218选1数据选1）用74151扩展成16选1数据选择器2）实现组合逻辑函数3.4典型组合逻辑电路及其应用2.数据选择器的应用1）用74151扩展成16选1数据选择器2）实现组合逻辑函数表3.4.134位比较器7485功能表数3.4典型组合逻辑电路及其应用3.4.4数据选择比较器1.集成数值比较器7485表3.4.134位比较器7485功能表数3.4典型组3.4典型组合逻辑电路及其应用2.数值比较器的应用3.4典型组合逻辑电路及其应用2.数值比较器的应用图3.4.28例3.4.10电路3.4典型组合逻辑电路及其应用图3.4.28例3.4.10电路3.4典型组合逻辑电

组合逻辑电路不仅可以完成逻辑转换功能，还可以完成算术运算功能。数字系统中两个二进制数之间的加、减、乘、除都由若干的加法运算来完成，因此加法器是构成运算电路的基本单元。3.4典型组合逻辑电路及其应用3.4.5算术运算电路组合逻辑电路不仅可以完成逻辑转换功能，还可以完成算术运算

2）全加器1）半加器3)4位快速进位加法器3.4典型组合逻辑电路及其应用1.加法器2）全加器1）半加器3)4位快速3.4典型组合逻辑电路（1）实现8421BCD码转换余3码电路。（4）实现2个1位8421BCD码加法电路。（3）实现2个2位二进制数乘法电路。（2）实现X-Y≥0的4位二进制减法电路。3.4典型组合逻辑电路及其应用2.加法器的应用（4）实现2个1位8421BCD码加法电路。（3）实现2个3.5.2PLD基本电路图3.5可编程组合逻辑器件（PLD）3.5.1PLD基本结构与表示方法1.PLD的基本结构3.5.2PLD基本电路图3.5可编程组合逻辑器件（P1）连接方式图3.5.3PLD连接方式2.PLD的表示方法3.5可编程组合逻辑器件（PLD）1）连接方式图3.5.3PLD连接方式2.PLD的表示2）基本逻辑门的表示方式（1）缓冲器。（2）与门和或门。3.5可编程组合逻辑器件（PLD）2）基本逻辑门的表示方式（1）缓冲器。（2）与门和或门。3.PLD初期的可编程逻辑器件是靠熔丝的接通与断开产生逻辑，图3.5.7给出了4（字线）个乘积项×2个输出函数（位线）熔丝结构的PLD。图3.5.7熔丝型开关图3.5.2PLD编程单元1.熔丝与反熔丝型3.5可编程组合逻辑器件（PLD）PLD初期的可编程逻辑器件是靠熔丝的接通与断1）叠栅型（SIMOS）编程单元图3.5.9叠栅型编程单元

3.5可编程组合逻辑器件（PLD）2.浮栅技术1）叠栅型（SIMOS）编程单元图3.5.9叠栅型编2）隧道型（FLOTOX）编程单元3.5可编程组合逻辑器件（PLD）图3.5.10FLOTOX结构示意图FLOTOX编程典型代表器件是E2PROM，图3.5.10是FLOTOX编程单元。2）隧道型（FLOTOX）编程单元3.5可编程组合逻辑器件3）闪速（Flash）编程单元图3.5.11是闪速编程单元，结构类似于图3.5.9(a)所示的SIMOS编程单元，区别在于叠栅编程单元的区域Sn+和漏极的区域Dn+是对称的，而闪速编程单元源极的区域Sn+大于漏极的区域Dn+，这两块区域不是对称的。图3.5.11Flash结构示意图3.5可编程组合逻辑器件（PLD）3）闪速（Flash）编程单元图3.5.11是闪速编

PLD主要有可编程只读存储器（programmablereadonlymemory,PROM）