chapter6数字IC后端流程课件

CMOS集成电路版图邓军勇djy@.c-概念、方法与工具第6章数字IC后端流程2022/12/231CMOS集成电路版图邓军勇--概念、方法与工具第6章数字I数字IC后端流程

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RouteDFM&ChipFinishing

DataSetup2022/12/232数字IC后端流程PlacementDesignplann基于ICC的数字IC后端设计流程UseICCompilertoperformplacement,DFT,CTS,routingandoptimization,achievingtimingclosurefordesignswithmoderatetohighdesignchallenges.2022/12/233基于ICC的数字IC后端设计流程UseICCompile基于ICC的数字IC后端设计流程Thereisno“goldenscript”forphysicaldesign2022/12/234基于ICC的数字IC后端设计流程Thereisno“gDataSetup布局布线的准备工作，读入网表，跟Foundry提供的STDCell、Pad库以及Macro库进行映射。2022/12/235DataSetup布局布线的准备工作，读入网表，跟FounDataSetup后端设计数据准备设计网表gate-levelnetlist设计约束文件SDCfile物理库文件sc.lef/io.lef/macro.lef时序库文件sc.lib/io.lib/macro.libI/O文件I/Oconstraintsfile（.tdf）工艺文件technologyfile（.tf）RC模型文件TLU+2022/12/236DataSetup后端设计数据准备2022/12/166DataSetupLogicalLibrariesProvidetimingandfunctionalityinformationforallstandardcells(and,or,flipflop,…)Providetiminginformationforhardmacros(IP,ROM,RAM,…)Definedrive/loaddesignrules:MaxfanoutMaxtransitionMax/MincapacitanceAreusuallythesameonesusedbyDesignCompilerduringsynthesisArespecifiedwithvariables:target_librarylink_library2022/12/237DataSetupLogicalLibraries202DataSetup逻辑单元库：一个完整的单元库由不同的功能电路所组成，种类和数量很多，根据其应用可分为三类：标准单元（standardcells）组合逻辑时序逻辑模块宏单元（macroblock）ROMRAM专用模块（如ASSP、DSP等）Blackbox商业IP（如ARM、标准单元等）模拟模块（如PLL、振荡器等）输入输出单元（I/Opadcell）输入输出三态双向考虑ESD2022/12/238DataSetup逻辑单元库：一个完整的单元库由不同的功能DataSetupPhysicalReferenceLibraries2022/12/239DataSetupPhysicalReferenceLDataSetup物理单元库：和逻辑单元库分类相同，但也包括一些特殊单元，在后端物理实现中的作用有别于其他逻辑电路填充单元（filler/spacer）I/Ospacer用于填充I/O单元之间的空隙以形成powerring标准单元fillercell与逻辑无关，用于把扩散层连接起来满足DRC规则和设计需求，并形成powerrails电压钳位单元（tie-high/tie-low）二极管单元（diode），对违反天线规则的栅输入端加入反偏二极管，避免天线效应将栅氧击穿时钟缓冲单元（clockbuffer/clockinverter）：为最小化时钟偏差（skew），插入时钟缓冲单元来减小负载和平衡延时延时缓冲单元（delaybuffer）：用于调节时序阱连接单元（well-tapcell）：主要用于限制电源或地与衬底之间的电阻大小，减小latch-up效应电压转换单元（level-shifter）：多用于低功耗设计2022/12/2310DataSetup物理单元库：和逻辑单元库分类相同，但也包DataSetup库文件时序库：描述单元库中各个单元时序信息的文件。（.lib库）单元延时互连线延时物理库：是对版图的抽象描述，她使自动布局布线成为可能且提高了工具效率（.lef库），包含两部分技术LEF：定义布局布线的设计规则和foundry的工艺信息单元LEF：定义sc、macro、I/O和各种特殊单元的物理信息，如对称性、面积大小、布线层、不可布线区域、天线效应参数等2022/12/2311DataSetup库文件2022/12/1611DataSetupTheTechnologyFile(.tffile)：Thetechnologyfileisuniquetoeachtechnology；Containsmetallayertechnologyparameters:Numberandnamedesignationsforeachlayer/viaPhysicalandelectricalcharacteristicsofeachlayer/viaDesignrulesforeachlayer/Via(Minimumwirewidthsandwire-to-wirespacing,etc.)UnitsandprecisionforelectricalunitsColorsandpatternsoflayersfordisplay…2022/12/2312DataSetupTheTechnologyFile1.SpecifytheLogicalLibraries2022/12/23131.SpecifytheLogicalLibrari2.Define‘logic0’and‘logic1’2022/12/23142.Define‘logic0’and‘logic13.Createa“Container”:TheDesignLibrary2022/12/23153.Createa“Container”:TheD4.SpecifyTLU+ParasiticRCModelFilesTLU+isabinarytableformatthatstorestheRCcoefficients2022/12/23164.SpecifyTLU+ParasiticRCMTimingisBasedonCellandNetDelays2022/12/2317TimingisBasedonCellandNe5.CreateDesignCEL2022/12/23185.CreateDesignCEL2022/12/166.VerifyLogicalLibrariesAreLoaded2022/12/23196.VerifyLogicalLibrariesAr7.DefineLogicalPower/GroundConnections2022/12/23207.DefineLogicalPower/Ground8.ApplyandCheckTimingConstraints2022/12/23218.ApplyandCheckTimingCons9.RemoveUnwanted“IdealNet/Networks”2022/12/23229.RemoveUnwanted“IdealNet/10.SavetheDesignIt’sgoodpracticetosavethedesignaftereachkeydesignphase,forexample:datasetup,designplanning,placement,CTSandrouting:Note:TheopencellisstilltheoriginalORCAcell!!save_mw_cel–asORCA_data_setup2022/12/232310.SavetheDesignIt’sgoodp数字IC后端流程

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DataSetup2022/12/2324数字IC后端流程PlacementDesignplannDesignPlanning芯片设计的物理实施通常被简称为布局布线（P&R，Place-and-Route），而P&R之前的大量工作，包括DataSetup、Floor-plan、power-plan亦非常关键。布图规划的主要内容包括芯片大小（diesize）的规划、I/O规划、大量硬核或模块（hardcore、block）的规划等，是对芯片内部结构的完整规划和设计。布图规划的合理与否直接关系到芯片的时序收敛、布线通畅（timingandroutability）。Createafloorplanthatislikelytoberoutableandachievetimingclosure2022/12/2325DesignPlanning芯片设计的物理实施通常被简称为ICCTerminologyDesignplanningistheiterativeprocessofcreatingafloorplan。Achip-levelfloorplanentailsdefining:Coresize,shapeandplacementrowsPeriphery:IO,power,cornerandfillerpadcelllocationsMacrocellplacementPowergrid(rings,straps,rails)Aphysicaldesign,orlayout,istheresultofasynthesizednetlistthathasbeenplacedandrouted2022/12/2326ICCTerminologyDesignplanningCreatePhysical-onlyPadCellsPhysical-onlypadcells(VDD/GND,cornercells)arenotpartofthesynthesizednetlist

Mustbecreatedpriortospecifyingthepadcelllocationsopen_mw_celDESIGN_data_setupcreate_cell{vss_lvss_rvss_tvss_b}pv0icreate_cell{vdd_lvdd_rvdd_tvdd_b}pvdicreate_cell{CornerLLCornerLRCornerTRCornerTL}pfrelr2022/12/2327CreatePhysical-onlyPadCellsSpecifyPadCellLocations2022/12/2328SpecifyPadCellLocations2022InitializetheFloorplan2022/12/2329InitializetheFloorplan2022/1CoreAreaParameters2022/12/2330CoreAreaParameters2022/12/16FloorplanAfterInitialization2022/12/2331FloorplanAfterInitializationInsertPadFillerCellsinsert_pad_filler–cell“fill5000fill2000fill1000..."2022/12/2332InsertPadFillerCellsinsert_ConstrainingMacros：Manually2022/12/2333ConstrainingMacros：Manually20MacroConstraints:AnchorBoundOption2022/12/2334MacroConstraints:AnchorBounMacroConstraints:SideChannelOptionSidechannelsareregionsalongthecoreedgeswhereplacementofmacrosisnotallowed.set_fp_macro_array–nameARRAY_A–elements[get_cells“A1A2A3”]set_fp_macro_optionsARRAY_A–side_channel“0803040”2022/12/2335MacroConstraints:SideChanne电源规划电源规划是给整个芯片的供电设计出一个均匀的网络。电源预算（powerbudgeting），商用惯例为误差在±5%，包括从电源网络和PCB板级到封装bonding之间的波动（≈±1%）电源I/O单元和电源环之间的波动（≈±1%）最终到sc之间的电压降（≈±3%）2022/12/2336电源规划电源规划是给整个芯片的供电设计出一个均匀的网络。电源电源网络设计全局电源电源环线（powerring）指为了均匀供电，包围在sc周围的环形供电金属，用于连接电源I/O单元和sc的followingpins电源条线（powerstrips）指芯片内部纵横交错的电源网格（powergrid）2022/12/2337电源网络设计全局电源电源环线（powerring）指为了均Powerplan2022/12/2338Powerplan2022/12/1638WriteOutFloorplanandDEFFiles设计交换格式DEF（designexchangeformat）文件是由Cadence公司开发的用于描述文件物理设计信息的一种文件格式。DEF描述了芯片的diearea、row、tracks、components、nets等对于设计者而言，有了LEF和DEF文件就可以完整的了解一个设计2022/12/2339WriteOutFloorplanandDEFFi数字IC后端流程

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DataSetup2022/12/2340数字IC后端流程PlacementDesignplannPlacement布局的主要任务是sc的摆放和优化布局算法一直是EDA设计中的研究重点，目前仍在发展。

Inmostsituationsmacrocellplacementisdeterminedduringdesignplanningandtheirplacementis“fixed”

Itisagoodpracticetofixallmacroplacementsagain,justincase….2022/12/2341Placement布局的主要任务是sc的摆放和优化布局算法一Placement2022/12/2342Placement2022/12/1642数字IC后端流程

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RouteDataSetup2022/12/2343数字IC后端流程PlacementDesignplann芯片中的时钟网络要驱动电路中所有的时序单元，所以时钟负载延时很大并且不平衡，需要插入缓冲器减小负载和平衡延时。时钟网络及其上的缓冲器构成了时钟树。CTS的目的是为了减小时钟偏差（clockskew）时钟信号定义SDCCTS策略时钟树分析ClockTreeSynthesis2022/12/2344芯片中的时钟网络要驱动电路中所有的时序单元，所以时钟负载延时StartingPointbeforeCTSAllclockpinsaredrivenbyasingleclocksource.2022/12/2345StartingPointbeforeCTSAllcClockTreeSynthesis(CTS)Abuffertreeisbuilttobalancetheloadsandminimizetheskew.2022/12/2346ClockTreeSynthesis(CTS)AbuCTS2022/12/2347CTS2022/12/1647数字IC后端流程

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RouteDataSetup2022/12/2348数字IC后端流程PlacementDesignplann布线是继布局和时钟树综合之后的重要物理实施任务，其内容是将分布在芯片核内的模块、标准单元和输入输出接口单元（I/Opad）按逻辑关系进行互连，其要求是100%地完成他们之间的所有逻辑信号的互连，并为满足各种约束条件进行优化。Routing2022/12/2349布线是继布局和时钟树综合之后的重要物理实施任务，其内容是将分进行消除布线拥塞（congestion）、优化时序、减小耦合效应（coupling）、消除串扰（crosstalk）、降低功耗、保证信号完整性（signalintegrity）、预防DFM问题和提高良品率等布线的优化工作是衡量布线质量的重要指标。RoutingVLSI电路多层布线采用自动布线方法，在实施过程中，它被分为全局布线（globalrouting）、详细布线（detailrouting）和布线修正（searchandrepair）三个步骤来完成。自动布线的质量依赖于布局的效果以及EDA工具所采用的布线算法和优化方法。2022/12/2350进行消除布线拥塞（congestion）、优化时序、减小耦合CMOS集成电路版图邓军勇djy@.c-概念、方法与工具第6章数字IC后端流程2022/12/2351CMOS集成电路版图邓军勇--概念、方法与工具第6章数字I数字IC后端流程

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DataSetup2022/12/2352数字IC后端流程PlacementDesignplann基于ICC的数字IC后端设计流程UseICCompilertoperformplacement,DFT,CTS,routingandoptimization,achievingtimingclosurefordesignswithmoderatetohighdesignchallenges.2022/12/2353基于ICC的数字IC后端设计流程UseICCompile基于ICC的数字IC后端设计流程Thereisno“goldenscript”forphysicaldesign2022/12/2354基于ICC的数字IC后端设计流程Thereisno“gDataSetup布局布线的准备工作，读入网表，跟Foundry提供的STDCell、Pad库以及Macro库进行映射。2022/12/2355DataSetup布局布线的准备工作，读入网表，跟FounDataSetup后端设计数据准备设计网表gate-levelnetlist设计约束文件SDCfile物理库文件sc.lef/io.lef/macro.lef时序库文件sc.lib/io.lib/macro.libI/O文件I/Oconstraintsfile（.tdf）工艺文件technologyfile（.tf）RC模型文件TLU+2022/12/2356DataSetup后端设计数据准备2022/12/166DataSetupLogicalLibrariesProvidetimingandfunctionalityinformationforallstandardcells(and,or,flipflop,…)Providetiminginformationforhardmacros(IP,ROM,RAM,…)Definedrive/loaddesignrules:MaxfanoutMaxtransitionMax/MincapacitanceAreusuallythesameonesusedbyDesignCompilerduringsynthesisArespecifiedwithvariables:target_librarylink_library2022/12/2357DataSetupLogicalLibraries202DataSetup逻辑单元库：一个完整的单元库由不同的功能电路所组成，种类和数量很多，根据其应用可分为三类：标准单元（standardcells）组合逻辑时序逻辑模块宏单元（macroblock）ROMRAM专用模块（如ASSP、DSP等）Blackbox商业IP（如ARM、标准单元等）模拟模块（如PLL、振荡器等）输入输出单元（I/Opadcell）输入输出三态双向考虑ESD2022/12/2358DataSetup逻辑单元库：一个完整的单元库由不同的功能DataSetupPhysicalReferenceLibraries2022/12/2359DataSetupPhysicalReferenceLDataSetup物理单元库：和逻辑单元库分类相同，但也包括一些特殊单元，在后端物理实现中的作用有别于其他逻辑电路填充单元（filler/spacer）I/Ospacer用于填充I/O单元之间的空隙以形成powerring标准单元fillercell与逻辑无关，用于把扩散层连接起来满足DRC规则和设计需求，并形成powerrails电压钳位单元（tie-high/tie-low）二极管单元（diode），对违反天线规则的栅输入端加入反偏二极管，避免天线效应将栅氧击穿时钟缓冲单元（clockbuffer/clockinverter）：为最小化时钟偏差（skew），插入时钟缓冲单元来减小负载和平衡延时延时缓冲单元（delaybuffer）：用于调节时序阱连接单元（well-tapcell）：主要用于限制电源或地与衬底之间的电阻大小，减小latch-up效应电压转换单元（level-shifter）：多用于低功耗设计2022/12/2360DataSetup物理单元库：和逻辑单元库分类相同，但也包DataSetup库文件时序库：描述单元库中各个单元时序信息的文件。（.lib库）单元延时互连线延时物理库：是对版图的抽象描述，她使自动布局布线成为可能且提高了工具效率（.lef库），包含两部分技术LEF：定义布局布线的设计规则和foundry的工艺信息单元LEF：定义sc、macro、I/O和各种特殊单元的物理信息，如对称性、面积大小、布线层、不可布线区域、天线效应参数等2022/12/2361DataSetup库文件2022/12/1611DataSetupTheTechnologyFile(.tffile)：Thetechnologyfileisuniquetoeachtechnology；Containsmetallayertechnologyparameters:Numberandnamedesignationsforeachlayer/viaPhysicalandelectricalcharacteristicsofeachlayer/viaDesignrulesforeachlayer/Via(Minimumwirewidthsandwire-to-wirespacing,etc.)UnitsandprecisionforelectricalunitsColorsandpatternsoflayersfordisplay…2022/12/2362DataSetupTheTechnologyFile1.SpecifytheLogicalLibraries2022/12/23631.SpecifytheLogicalLibrari2.Define‘logic0’and‘logic1’2022/12/23642.Define‘logic0’and‘logic13.Createa“Container”:TheDesignLibrary2022/12/23653.Createa“Container”:TheD4.SpecifyTLU+ParasiticRCModelFilesTLU+isabinarytableformatthatstorestheRCcoefficients2022/12/23664.SpecifyTLU+ParasiticRCMTimingisBasedonCellandNetDelays2022/12/2367TimingisBasedonCellandNe5.CreateDesignCEL2022/12/23685.CreateDesignCEL2022/12/166.VerifyLogicalLibrariesAreLoaded2022/12/23696.VerifyLogicalLibrariesAr7.DefineLogicalPower/GroundConnections2022/12/23707.DefineLogicalPower/Ground8.ApplyandCheckTimingConstraints2022/12/23718.ApplyandCheckTimingCons9.RemoveUnwanted“IdealNet/Networks”2022/12/23729.RemoveUnwanted“IdealNet/10.SavetheDesignIt’sgoodpracticetosavethedesignaftereachkeydesignphase,forexample:datasetup,designplanning,placement,CTSandrouting:Note:TheopencellisstilltheoriginalORCAcell!!save_mw_cel–asORCA_data_setup2022/12/237310.SavetheDesignIt’sgoodp数字IC后端流程

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DataSetup2022/12/2374数字IC后端流程PlacementDesignplannDesignPlanning芯片设计的物理实施通常被简称为布局布线（P&R，Place-and-Route），而P&R之前的大量工作，包括DataSetup、Floor-plan、power-plan亦非常关键。布图规划的主要内容包括芯片大小（diesize）的规划、I/O规划、大量硬核或模块（hardcore、block）的规划等，是对芯片内部结构的完整规划和设计。布图规划的合理与否直接关系到芯片的时序收敛、布线通畅（timingandroutability）。Createafloorplanthatislikelytoberoutableandachievetimingclosure2022/12/2375DesignPlanning芯片设计的物理实施通常被简称为ICCTerminologyDesignplanningistheiterativeprocessofcreatingafloorplan。Achip-levelfloorplanentailsdefining:Coresize,shapeandplacementrowsPeriphery:IO,power,cornerandfillerpadcelllocationsMacrocellplacementPowergrid(rings,straps,rails)Aphysicaldesign,orlayout,istheresultofasynthesizednetlistthathasbeenplacedandrouted2022/12/2376ICCTerminologyDesignplanningCreatePhysical-onlyPadCellsPhysical-onlypadcells(VDD/GND,cornercells)arenotpartofthesynthesizednetlist

Mustbecreatedpriortospecifyingthepadcelllocationsopen_mw_celDESIGN_data_setupcreate_cell{vss_lvss_rvss_tvss_b}pv0icreate_cell{vdd_lvdd_rvdd_tvdd_b}pvdicreate_cell{CornerLLCornerLRCornerTRCornerTL}pfrelr2022/12/2377CreatePhysical-onlyPadCellsSpecifyPadCellLocations2022/12/2378SpecifyPadCellLocations2022InitializetheFloorplan2022/12/2379InitializetheFloorplan2022/1CoreAreaParameters2022/12/2380CoreAreaParameters2022/12/16FloorplanAfterInitialization2022/12/2381FloorplanAfterInitializationInsertPadFillerCellsinsert_pad_filler–cell“fill5000fill2000fill1000..."2022/12/2382InsertPadFillerCellsinsert_ConstrainingMacros：Manually2022/12/2383ConstrainingMacros：Manually20MacroConstraints:AnchorBoundOption2022/12/2384MacroConstraints:AnchorBounMacroConstraints:SideChannelOptionSidechannelsareregionsalongthecoreedgeswhereplacementofmacrosisnotallowed.set_fp_macro_array–nameARRAY_A–elements[get_cells“A1A2A3”]set_fp_macro_optionsARRAY_A–side_channel“0803040”2022/12/2385MacroConstraints:SideChanne电源规划电源规划是给整个芯片的供电设计出一个均匀的网络。电源预算（powerbudgeting），商用惯例为误差在±5%，包括从电源网络和PCB板级到封装bonding之间的波动（≈±1%）电源I/O单元和电源环之间的波动（≈±1%）最终到sc之间的电压降（≈±3%）2022/12/2386电源规划电源规划是给整个芯片的供电设计出一个均匀的网络。电源电源网络设计全局电源电源环线（powerring）指为了均匀供电，包围在sc周围的环形供电金属，用于连接电源I/O单元和sc的followingpins电源条线（powerstrips）指芯片内部纵横交错的电源网格（powergrid）2022/12/2387电源网络设计全局电源电源环线（powerring）指为了均Powerplan2022/12/2388Powerplan2022/12/1638WriteOutFloorplanandDEFFiles设计交换格式DEF（designexchangeformat）文件是由Cadence公司开发的用于描述文件物理设计信息的一种文件格式。DEF描述了芯片的diearea、row、tracks、components、nets等对于设计者而言，有了LEF和DEF文