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第6章存储器6.1半导体存储器的性能特点和分类6.2随机存取存储器6.3只读存储器6.4半导体存储器接口技术6.5高速缓冲存储器6.6虚拟存储器6.1半导体存储器的性能特点和分类6.1.1.半导体存储器的分类6.1.2半导体存储器的主要性能指标6.1.3半导体存储芯片的组成6.1.1.半导体存储器的分类按制造工艺分类按存取方式分类1．按制造工艺分类（1）双极（Bipolar）型由TTL（Transistor-TransistorLogic）晶体管逻辑电路构成。存储器工作速度快，与CPU处在同一量级集成度低、功耗大、价格偏高（2）金属氧化物半导体型（MOS型）用来制作多种半导体存储器件，如静态RAM、动态RAM、EPROM、E2PROM、FlashMemory等。集成度高、功耗低、价格便宜速度较双极型器件慢2．按存取方式分类半导体存储器随机存取存储器（RAM）只读存储器（ROM）静态RAM（SRAM）动态RAM（DRAM）掩膜式ROM可编程ROM（PROM）可擦除PROM（EPROM）电可擦除PROM（E2PROM）说明（1）随机存取存储器RAM信息可以随时写入或读出关闭电源后所存信息将全部丢失静态RAM采用双稳电路存储信息，而动态RAM是以电容上的电荷存储信息。静态RAM速度更快，而动态RAM的集成度更高、功耗和价格更低，动态RAM必须定时刷新。

（2）只读存储器ROMROM是一种在工作过程中只能读不能写的非易失性存储器掉电后所存信息不会丢失6.1.2半导体存储器的主要性能指标存储容量存取速度功耗可靠性性能/价格比主要性能指标存储容量：存储器所能记忆信息的多少即存储器所包含记忆单元的总位数称为存储容量。存取速度从CPU给出有效的存储地址到存储器给出有效数据所需的时间功耗功耗反映了存储器耗电的多少，同时也相应地反映了发热程度（温度会限制集成度的提高）。可靠性以平均无故障时间（MTBF）来衡量。平均无故障时间可以理解为两次故障之间的平均时间间隔。性能/价格比衡量存储器的经济性能，它是存储容量、存取速度、可靠性、价格等的一个综合指标6.1.3半导体存储芯片的组成存储体地址译码器控制逻辑电路数据缓冲器半导体存储芯片的组成1．存储体存储芯片的主体，它由若干个存储单元组成。一个存储单元为一个字节，存放8位二进制信息。每个存储单元有一个地址（称为存储单元地址）存储体总是按照二维矩阵的形式来排列存储元电路。体内基本存储元的排列结构通常有两种。一种是“多字一位”结构（简称位结构），其容量表示成N字×1位。例如，1K×1位，4K×1位。另一种排列是“多字多位”结构（简称字结构），其容量表示为：N字×4位/字或N字×8位/字。如静态RAM的6116为2K×8，6264为8K×8等。2．地址译码器

接收来自CPU的N位地址，经译码后产生2n个地址选择信号3．控制逻辑电路接收片选信号及来自CPU的读/写控制信号，形成芯片内部控制信号4．数据缓冲器用于暂时存放来自CPU的写入数据或从存储体内读出的数据。R/WCSm102n－110n位地址

地址译码器存储矩阵控制逻辑数据缓冲器m位数据存储芯片片组成示示意图6.2随机存取取存储器器6.2.1静态RAM6.2.2动态RAM6.2.3PC机内存条条6.2.1静态RAMSRAM的基本存存储电路路SRAM的读写过过程典型SRAM芯片T3、T4是负载管管，T1、T2为工作管管，T5、T6、T7、、T8是控制管管。该电路有有两种稳稳定状态态：T1截止，T2导通为状状态“1”；T2截止，T1导通为状状态“0”。X地址选择Y地址选择T8BT7AT6T5T2T1T4T3VCC所有存储元共用此电路图6-3静态RAM的基本存储电路I/O

I/O1．SRAM的基本存存储电路路A6OEA7A11CEY63Y1Y0X0X1X63A0A1A5DBi（0，1）（0，0）地址输入缓冲器X地址译码器控制电路Y地址译码器地址输入缓冲器双向三态缓冲器I/O电路（0，63）（1，63）（63，63）（63，1）（63，0）（1，1）（1，0）WE2．SRAM的读写过过程3．典型SRAM芯片常用的SRAM芯片有2114（1K×4））、2142（（1K××4）、、6116（2K×8）、6232（4K×8））、6264（（8K××8）、、和62256（（32K×8））等。符号名称功能说明A0~A9地址线接相应地址总线，用来对某存储单元寻址I/O1~I/O4双向数据线用于数据的写入和读出片选线低电平时，选中该芯片写允许线

VCC电源线＋5V=0时写入数据；=0，表6-1Intel2114芯片引脚脚功能说说明

WE

CS&&11输入数据控制630列I/O电路列选A0SA3SI/O4I/O3I/O2I/O1A4A9630GNDVCC行选存储单元64行×64列2114SRAM结构框图图及引脚脚GND1182114910A6A5A4A3A0A1A2CSVCCA7A8A9I/O1I/O2I/O3I/O4WE6.2.2动态RAMDRAM的基本存存储电路路DRAM的特点典型DRAM芯片读出再生放大器T2列选择线YCT1行选择线X数据I/O线T2为一列基基本存储储单元电电路上共共有的控控制管。。电容C有电荷表表示“1”，无电荷荷表示“0”。若地址址经译码码后选中中行选线线X及列选线线Y，则T1、T2同时导通通，可对对该单元元进行读读/写操操作。1．DRAM的基本存存储电路路2．DRAM的特点（1）DRAM芯片的结结构特点点DRAM与SRAM一样，都都是由许许多基本本存储元元电路按按行、列列排列组组成二维维存储矩矩阵DRAM芯片都设设计成位位结构形形式，即即每个存存储单元元只有一一位数据据位，一一个芯片片上含有有若干字字。如4K×1位，8K×1位，16K×1位，64K×1位或256K×1位等DRAM芯片集成成度高，，存储容容量大，，因而要要求地址址线引脚脚数量多多DRAM芯片常将将地址输输入信号号分成两两组，采采用两路路复用锁锁存方式式，即分分两次把把地址送送入芯片片内部锁锁存起来来，以减减少引脚脚数量。。（2）DRAM的刷新刷新就是是不断地地每隔一一定时间间（一般般每隔2ms）对DRAM的所有单单元进行行读出，，经读出出放大器器放大后后再重新新写入原原电路中中，以维维持电容容上的电电荷，进进而使所所存信息息保持不不变对DRAM的刷新是是按行进进行的，，每刷新新一次的的时间称称为刷新新周期。。从上一一次对整整个存储储器刷新新结束到到下一次次对整个个存储器器全部刷刷新一遍遍所用的的时间间间隔称为为最大的的刷新时时间间隔隔，一般般为2ms。符号名称符号名称A0~A6地址输入写（或读）允许列地址选通VBB电源（-5V）行地址选通VCC电源（＋5V）Din数据输入VDD电源（+12V）Dout数据输出VSS地WECASRAS表6-2Intel2116的引脚名名3．典型DRAM芯片DRAM芯片常用用的有Intel2116（16K××1位）、2118、2164等。（1）芯片的引引脚Dout1/128A1A8A7A6A6A1A0A0A1A2A3A4A5行地址锁存及译码器列地址锁存及译码器RAS128×128存储矩阵（16K×1）128个列放大器I/O电路Din1/128定时控制发生器写信号锁存器WECAS（2）Intel2116内部结构构6.2.3PC机内存条条FPMDRAMEDODRAMSDRAMDDRDRDRAMPC机内存条条1．FPMDRAM（FastPageModeDRAM，快速页页面模式式内存））把连续的的内存块块以页的的形式来来处理。。即CPU所要读取取的数据据是在相相同的页页面内时时，CPU只要送出出一个行行地址信信号。2．EDODRAM（ExtendedDataOutDRAM,扩展数据据输出内内存）和FPM的基本制制造技术术相同，，在缓冲冲电路上上有所差差别，在在本周期期的数据据传送尚尚未完成成时，可可进行下下一周期期的传送送。3．SDRAM（SynchronousBurstDRAM,同步突发发内存））采用了多多体存储储器结构构和突发发模式，，为双存存储体结结构，也也就是有有两个存存储阵列列，一个个被CPU读取数据据时，另另一个已已经做好好被读取取的准备备，两者者相互自自动切换换。4．DDR（DoubleDataRate,双倍数据速速率）SDRAM传统的SDRAM内存只在时时钟周期的的上升沿传传输指令、、地址和数数据，而DDRSDRAM内存的数据据线有特殊殊的电路，，可以让它它在时钟的的上下沿都都传输数据据。5．DRDRAMDRDRAM的接口工作作频率为400MHz，由于它能在在时钟信号号的上升沿沿和下降沿沿各传输一一次数据，，因此数据据传输的频频率实际上上为800MHz，其峰值传输输速率可以以达到1.6GB/s。。6.3只读存储器器6.3.1EPROM6.3.2E2PROM6.3.3快速擦写存存储器6.3.1EPROM基本存储电电路和工作作原理编程和擦除除过程典型的EPROM芯片介绍字选线场浮效置应栅管Vcc位线（a）EPROM的基本存储电路SN基底PPDSiO2SiO2源级漏级多晶硅浮置栅（b）FAMOS场效应管结构图6-8EPROM的基本存储储电路和FAMOS结构1．基本存储储电路和工工作原理2．编程和擦擦除过程EPROM是一种可由由用户进行行编程并可可用紫外光光擦除的只只读存储器器。EPROM的编程过程程实际上就就是对某些些单元写入入“0”的的过程。采采用的办法法是：在管管子的漏极极加一个高高电压，使使漏区附近近的PN结雪崩击穿穿，在短时时间内形成成一个大电电流，一部部分热电子子获得能量量后将穿过过绝缘层，，注入浮置置栅。擦除的原理理与编程相相反，通过过向浮置栅栅上的电子子注入能量量，使得它它们逃逸。。3．典型的EPROM芯片介绍目前典型的的EPROM芯片有Intel2716（2K×8）、、2732（4K××8）、2764（（8K×8）、27128（（16K××8）、27256（32K×8）、、27512（64K×8））等。前两种采用用24引脚脚封装，后后几种采用用28引脚脚封装。它它们皆为双双列直插式式芯片。（1）芯片特性性Intel2716芯片的16K位基本存储储电路排列列成128×128的阵列，它它们被分成成8个16×128的矩阵，每每个16×128的矩阵代表表2K字节中的某某一位。芯片内部采采用双译码码方式，11条地址线中中7条用于X译码，产生生128条行选择线线；4条用于Y译码，产生生16条列选择线线。当某个单元元被选中的的，同时产产生8位输出数据据。符号名称功能说明A0～A10地址线接相应地址总线，用来实现对某存储单元寻址D0～D7数据线接数据总线，用于工作时数据读出

（PD/PGM）片选（功率下降/编程）线工作时作为片选信号，编程写入时接编程脉冲输入允许线控制数据读出

VCC电源线＋5VVPP电源线编程时接＋25V，读操作时接＋5V（2）工作方式式表6-4Intel2716芯片工作方方式的选择择高阻＋5V＋25V高低编程禁止数据输出＋5V＋25V低低编程核实数据输入＋5V＋25V高由低到高脉冲编程高阻＋5V＋5V无关高功率下降高阻＋5V＋5V高无关输出禁止数据输出＋5V＋5V低低读D0~D7VCCVPP（PD/PGM）信号线工作方式OE6.3.2E2PROM芯片特性工作方式E2PROM的典型芯片片有2K×8的Intel2816/2817、2816A/2817A和8K×8的2864A。2816A/2817A1．芯片特性性（8K×8的2864A）1 282273264255Intel2462864A2372282192010191118121713161415A0A6A7A12A5A4A3A2A1I/O0I/O1I/O2GNDR/BI/O3I/O4I/O5I/O6I/O7OEA10OEA11A9A8VSSWEVcc图6-92864AE2PROM的引脚R/符号名称功能说明A12～A0地址线输入I/O7~I/O0数据输入/输出线双向，读出时为输出，写入/擦除时为输入片选和电源控制线输入，控制数据输入输出写入允许控制线线的电平状态和时序状态控制2864A的操作数据输出允许线控制数据读出＋5V电源准备就绪/忙状态线用来向CPU提供状态信号2．工作方式式字节写入前自动擦除字节擦除输入低010写入高阻高阻××1维持输出高阻100读出引脚信号工作方式表6-6Intel2864AE2PROM的工作方式R/数据线功能6.3.3快速擦写存存储器闪存的特点点闪存的应用用快速擦写存存储器（FlashMemory）也称为闪闪速存储器器从原理上看看，FLASHMemory属于ROM型存储器，，但是它可可以随时改改写信息；；从功能上上看，它又又相当于RAM。1．闪存的特特点（1）按区块（（Sector）或页面（（Page）组织可进行整个个芯片的擦擦除和编程程操作外，，还可以进进行字节、、区块或页页面的擦除除和编程操操作（2）可进行快快速页面写写入CPU可以将页数数据按芯片片存取速度度（一般为为几十到200ns）写入页缓存存，再在内内部逻辑的的控制下，，将整页数数据写入相相应页面，，大大加快快了编程速速度。（3）内部编程程控制逻辑辑当编程写入入时，由内内部逻辑控控制操作，，CPU可做其他工工作。CPU可以通过读读出验证或或状态查询询获知编程程是否结束束，从而提提高了CPU的效率。（4）在线系统统编程能力力擦除和写入入都无需把把芯片取下下（5）软件和硬硬件保护能能力可以防止有有用数据被被破坏2．闪存的应应用目前闪存主主要用来构构成存储卡卡，以代替替软磁盘。。已大量用于于便携式计计算机、数数码相机、、MP3播放器等设设备中。6.4半导体存储储器接口技技术6.4.1存储器与CPU接口的一般般问题6.4.2存储器与地地址总线的的连接6.4.3存储器与控控制总线、、数据总线线的连接6.4.4存储器接口口举例6.4.1存储器与CPU接口的一般般问题CPU总线的负载载能力存储器与CPU之间的时序序配合存储芯片的的选用和地地址分配1．CPU总线的负载载能力通常CPU总线的负载载能力是一一个TTL器件或20个MOS器件。一般小型系系统中，CPU可直接与存存储器芯片片相连。而而在较大系系统中，当当总线负载载数超过限限定时应当当加接驱动动器。地址线、控控制线时是是单向的，，故采用单单向驱动器器，如74LS244，Intel8282等，而数据据线是双向向传动的，，故采用双双向驱动器器，如74LS245、Intel8286/8287等。2．存储器器与CPU之间的时序序配合选用存储芯芯片时，必必须考虑它它的存取速速度和CPU速度的匹配配问题，即即时序配合合。为了使CPU能与不同速速度的存储储器相连接接，一种常常用的方法法是使用““等待申请请”信号。。该方法是是在CPU设计时设置置一条“等等待申请””输入线。。若与CPU连接的存储储器速度较较慢，使CPU在规定的的的读/写周期内不不能完成读读/写操作，则则在CPU执行访问存存储器指令令时，由等等待信号发发生器向CPU发出“等待待申请”信信号，使CPU在正常的读读/写周期之外外再插入一一个或几个个等待周期期Tw，以便通过过改变指令令的时钟周周期数使系系统速度变变慢，从而而达到与慢慢速存储器器匹配的目目的。3．存储芯片片的选用和和地址分配配存储芯片类类型和芯片片型号的选选择因素存放对象存储容量存取速度结构价格。6.4.2存储器与地地址总线的的连接存储器与地地址总线的的连接，本本质上就是是在地址分分配的基础础上实现地地址译码，，保证CPU能对存储器器中所有单单元正确寻寻址。它包括两方方面内容：：一是高位位地址线译译码，用以以选择存储储芯片；二二是低位地地址线连接接，用以通通过片内地地址译码器器选择存储储单元。全译码法部分译码法法线选法1．全译码法法全译码法是是指将地址址总线中除除片内地址址以外的全全部高位地地址接到译译码器的输输入端参与与译码。采用全译码码法，每个个存储单元元的地址都都是唯一的的，不存在在地址重叠叠，但译码码电路较复复杂，连线线也较多。。全译码法可可以提供对对全部存储储空间的寻寻址能力。。当存储器器容量小于于可寻址的的存储空间间时，可从从译码器输输出线中选选出连续的的几根作为为片选控制制，多余的的令其空闲闲，以便需需要时扩充充。例6-1设CPU寻址址空空间间为为64KB（地地址址总总线线为为16位）），，存存储储器器由由8片容容量量为为8KB的芯芯片片构构成成。。A13～A153-8译码器Y0Y1Y7A0～A128KB（1）CS8KB（2）CS8KB（8）CS图6-10全译码法结构图2．部部分分译译码码法法部分分译译码码法法是是将将高高位位地地址址线线中中的的一一部部分分（（而而不不是是全全部部））进进行行译译码码，，产产生生片片选选信信号号。。该方方法法常常用用于于不不需需要要全全部部地地址址空空间间的的寻寻址址能能力力，，但但采采用用线线选选法法地地址址线线又又不不够够用用的的情情况况。。采用用部部分分译译码码法法时时，，由由于于未未参参加加译译码码的的高高位位地地址址与与存存储储器器地地址址无无关关，，因因此此存存在在地地址址重重叠叠问问题题。。当选选用用不不同同的的高高位位地地址址线线进进行行部部分分译译码码时时，，其其译译码码对对应应的的地地址址空空间间不不同同。。Y1Y0Y2Y3A14A132-4译码器8KB（1）CS8KB（4）CS8KB（2）CS8KB（3）CSA15（不参加译码）A0～A12图6-11部分译码法结构例6-2CPU地址址总总线线为为16位，，存存储储器器由由4片容容量量为为8KB的芯芯片片构构成成时时，，采采用用部部分分译译码码法法寻寻址址32KB。3．线线选选法法线选选法法是是指指高高位位地地址址线线不不经经过过译译码码，，直直接接作作为为存存储储芯芯片片的的片片选选信信号号。。每根根高高位位地地址址线线接接一一块块芯芯片片，，用用低低位位地地址址线线实实现现片片内内寻寻址址。。线选选法法的的优优点点是是结结构构简简单单，，缺缺点点是是地地址址空空间间浪浪费费大大，，整整个个存存储储器器地地址址空空间间不不连连续续，，而而且且由由于于部部分分地地址址线线未未参参加加译译码码，，还还会会出出现现地地址址重重叠叠。。A0～A10（1）2KBCS（4）2KBCS（2）2KBCS（3）2KBCS1111A11A12A13A14图6-12线选法结构图例6-3假定定某某微微机机系系统统的的存存储储容容量量为为8KB，CPU寻址址空空间间为为64KB（即即地地址址总总线线为为16位）），，所所用用芯芯片片容容量量为为2KB（即即片片内内地地址址为为11位））。。6.4.3存储储器器与与控控制制总总线线、、数数据据总总线线的的连连接接存储储器器与与控控制制总总线线的的连连接接存储储器器与与数数据据总总线线的的连连接接1．存存储储器器与与控控制制总总线线的的连连接接与控控制制总总线线有有关关的的外外部部接接口口信信号号线线有有：：读读写写控控制制线线，，用用于于决决定定操操作作类类型型；；行行选选通通、、列列选选通通信信号号线线（（仅仅对对DRAM芯片片）），，用用于于控控制制DRAM的行、、列地地址线线输入入和动动态刷刷新。。对于工工作速速度与与CPU大体相相当的的SRAM和各种种ROM存储芯芯片，，只需需将存存储芯芯片的的读/写控控制端端直接接连到到CPU总线或或系统统总线线的相相应功功能端端即可可。如果存存储芯芯片的的工作作速度度比较较慢，，以至至于不不能在在CPU的读写写周期期内完完成读读数、、写数数操作作，那那么CPU就需要要在正正常的的读写写周期期之外外再插插入一一个或或几个个等待待周期期，以以实现现读写写时序序的匹匹配与与操作作的同同步。。至于DRAM芯片（（IRAM除外））的读读写控控制线线和行行、列列选通通信号号线，，它们们和地地址线线一起起，均均需由由CPU总线或系系统总线线通过一一个接口口逻辑来来提供。。2．存储器器与数据据总线的的连接在微机中中，无论论字长是是多少，，一般每每个存储储模块（（8位机为单单存储模模块，16位机为双双模块，，32位机为4模块）都都是以一一个字节节为基本本单位来来划分存存储单元元的，即即每8位为一个个存储单单元，对对应一个个存储地地址。当用这些些存储字字长不是是8位的的芯片构构成内存存时，必必须用多多片合在在一起并并行构成成具有8位字长长的存储储单元。。而在用多多片构成成存储单单元时，，它们的的地址线线、控制制线完全全是并联联在一起起的，数数据线则则分别接接在数据据总线的的不同位位线上。。当内存系系统的存存储器芯芯片数较较多时，基于对总总线负载载能力的的考虑，，在数据据总线与与存储器器数据线线之间应应采用双双向驱动动器。6.4.4存储器接接口举例例例6-4例6-5例6-4用2716EPROM芯片为某某8位微处理理器设计计一个16KB的ROM存储器。。已知该该微处理理器地址址线为A0～A15，数据线线为D0～D7，“允许许访存””控制信信号为M，读出控制信信号为RD。画出EPROM与CPU的连接框图图。

D0～D7A0～A10

RDCPUA11～A13

MY7Y1Y0+5V74LS138G2AG2BG1GNDVcc+5V+5VVPP+25VO0～O72716（1）OECEO0～O72716（3）OECEO0～O72716（2）OECE图6-13EPROM与CPU连接框图例6-5某8位微机有地地址总线16根，双向数数据总线8根，控制总总线中与主主存相关的的有“允许许访存”信信号MREQ（（低电平有效效）和读/写控制信号号R/W（高电平读读、低电平平写）。试试用SRAM芯片2114为该机设计计一个8KB的存储器并并画出连接接框图。VccA12A11A10CPUMREQA9A0

R/WD0~7

74LS138CBAG2AG2BG1Y7Y0Y1CS2114(2)CS2114(1)CS2114(4)CS2114(3)CS2114(16)CS2114(15)图6-14存储器与CPU连接框图6.5高速缓冲存存储器6.5.1CACHE系统基本结结构与原理理6.5.2地址映像方方式6.5.3替换算法6.5.4CACHE的读写过程程6.5.1Cache系统基本结结构与原理理用一些高速速的静态RAM组成小容量量的存储器器，称作高高速缓冲存存储器———Cache。CPU访问存储器器时送出访访问主存单单元的地址址，由地址址总线传送送到Cache控制器中的的主存地址址寄存器MA，主存－Cache地址变换机机构从MA获取地址并并判断该单单元内容是是否已经在在Cache中，即判别别是否命中中。当命中时，，则将访问问地址变换换成在Cache中的地址，，然后访问问Cache。若地址变换换机构判别别所要访问问的单元不不在Cache中，则CPU转去访问主主存，并将将包含该存存储单元的的一页信息息装入Cache。若Cache已被装满，，则需要在在替换控制制部件的控控制下，用用新页替换换Cache原来的某页页信息，采采用的替换换算法体现现在替换控控制部件中中，由硬件件逻辑完成成主存数据总线CPU主存地址寄存器MA替换控制部件主存-Cache地址变换机构Cache地址寄存器Cache存储体多字宽地址总线不命中图6-15Cache系统基本结构框图命中单字宽6.5.2地址映像方方式为了把信息息装入Cache中，必须应应用某种函函数把主存存地址映像像到Cache中定位，称称作地址映映像。当信息按这这种映像关关系装入Cache后，执行程程序时，应应将主存地地址变换为为Cache地址，这个个变换过程程成为地址址变换。Cache容量小，而而主存容量量大，故Cache中的一页要要与主存中中的若干页页相对应，，即若干个个主存地址址将映像同同一个Cache地址。全相联映像像方式直接映像方方式级相联映像像方式1．全相联映映像方式从主存中将将信息调入入Cache通常是以““页”为单单位进行的的。该方式允许许主存中的的每一个页页面映像到到Cache中的任何一一个页面位位置上，也也允许采用用某种置换换算法从已已占满的Cache中替换出任任何一个旧旧页面。在这种地址址空间随意意安排的条条件下，为为了使之能能对高速缓缓存准确寻寻址，必须须将调入页页的页地址址编码全部部存入地址址变换机构构中。该方式查找找十分费时时，对变换换机构工作作速度要求求很快而使使成本过高高，故该方方法实用较较困难。第0页第1页……第N-1页CACHE第0页第1页……第MN-1页主存例假定缓冲存存储器共32KB，分为128页，每页256个字节。主存地址为为24位，寻址空空间为16MB，也按256个字节为一一页，共216页。当CPU送出24位地址寻址址时，低8位页内地址址直接送Cache，高16位地址作为为页号编码码送到地址址变换机构构与调入页页的各编码码相比较。。若比较发现现有一致的的编码，即即命中，则则变换机构构将送出一一个7位页地址指指明这一页页属于Cache中128页中的哪一一页。由7位页地址与与8位页内地址址合成一个个15位地址，选选中32KBCache的某一存储储单元进行行访问。显然，该地地址变换机机构中应有有128个页号编码码，且每个个页号为16位长。2．直接映像像方式该方法将Cache的全部存储储单元划分分成固定的的页，主存存先划分成成段，段中中再划分成成与缓存中中相同的页页。规定缓存中中各页只接接收主存中中相同页号号内容的副副本，即不不同段中页页号相同的的内容只有有一个能复复制到缓存存中去。这种映像的的限制使对对高速缓存存的寻址变变得相当简简单，在地地址变换机机构中只要要存入地址址的段号即即可。该方法不够够灵活，因因为主存中中多个段的的同一页面面只能对应应Cache中的唯一页页面，即使使Cache中别的页面面空着也不不能占用，，因而，Cache的存储空间间得不到充充分利用。。第0页第1页……第N-1页CACHE01……第MN-1块主存N-1……(M-1)N(M-1)(N-1)……例假定将32KB的Cache分成128页，每页页256个个字节.对于16MB的主存可分分成512段，每段段128页页，每页256字节节。地址变换机机构中存储储的信息只只需128×9位。。3．级相联映映像方式级相联映像像方式是全全相联映像像方式与直直接映像方方式的折衷衷方案。它将高速缓缓存分成若若干个组，，每组包含含若干个页页面，组内内采用直接接映像，而而组与组之之间采用全全相联映像像，从而允允许不同段段中相同页页号的内容容能存放在在Cache内不同的组组中。6.5.3替换算法1先进先出算算法FIFO（FirstInFirstOut）FIFO算法按调入入Cache的先后决定定淘汰的顺顺序。在需要替换换时，将最最先调入Cache的页面内容容予以淘汰汰。优点：容易易实现，系系统开销少少，只需利利用主存中中页面调度度的历史信信息。缺点：该算算法不一定定合理，最最先调入的的主存页面面，很可能能也是经常常使用的页页面，如一一个包含程程序循环的的页面。2近期最少使使用算法LRU（Least