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CPLD设计的驱动数码显示电路案例摘要：实现了一种全集成可变带宽中频宽带低通滤波器，讨论分析了跨导放大器-电容(OTA—C)连续时间型滤波器的结构、设计和具体实现，使用外部可编程电路对所设计滤波器带宽进行控制，并利用ADS软件进行电路设计和仿真验证。仿真结果表明，该滤波器带宽的可调范围为1～26MHz，阻带抑制率大于35dB，带内波纹小于0．5dB，采用1．8V电源，TSMC0．18μmCMOS工艺库仿真，功耗小于21mW，频响曲线接近理想状态。关键词：Butte显示原理：

八段数码显示管如图1.1所示，八段数码管每一段为一发光二极管，共有a～g以及小数点dp八个发光二极管。将八段数码管中的每个二极管的阴极并联在一起，组成公共阴极端。这样把共阴极管脚接地，此时哪个管脚输入高电平，对应发光二极管就被点亮。

图1.1八段数码显示管CL5461AS数码管管脚图如图1.2所示，它将四个数码显示管的a～g及小数点dp管脚并联在一起，作为数码管数据输入端；分别引出各个数码管的阴极A1～A4。

图1.2CL5461AS数码管管脚图只要在A1～A4管脚上轮流加低电平其频率大于40Hz，可实现四个数码管同时被点亮的视觉效果。在点亮不同数码管的同时输入不同的数据，即可在数码管上同时显示四位不同的数字。例如：四个数码管要显示9876数字。第一个数码管A1加低电平，其余A2、A3、A4高电平，同时数码管输入和9对应的数据；然后第二个数码管A2加低电平，其余A1、A3、A4高电平，同时数码管输入和8对应的数据；然后第三个数码管A3加低电平，其余A1、A2、A4高电平，同时数码管输入和7对应的数据；然后第四个数码管A4加低电平，其余A1、A2、A3高电平，同时数码管输入和6对应的数据；周而复始重复上述过程，四个数码管就显示9876数字。驱动八位数码管显示电路框图

用CPLD设计一个驱动八位数码管显示电路。八位数码管管脚图如图1.2所示。

用两个CL5461AS数码管接成一个八位数码管显示，将两个CL5461AS数码管的a～g及小数点dp管脚并联在一起，两个CL5461AS数码管的阴极A1～A4定义为Vss0、Vss1、Vss2、Vss3、Vss4、Vss5、Vss6、Vss7。

用CPLD设计一个驱动八位数码管显示电路的框图如图1.4所示。

图1.4驱动八位数码管显示电路框图

时钟脉冲计数器的输出同时作为3线—8线译码器、八选一数据选择器地址码的输入。

时钟脉冲计数器的输出经过3线—8线译码器译码其输出信号接到八位数码管的阴极Vss0、Vss1、Vss2、Vss3、Vss4、Vss5、Vss6、Vss7端。要显示的数据信息Ａ～Ｈ中哪一个，通过八选一数据选择器的地址码来选择，选择出的数据信息经七段译码器译码接数码管的a～g管脚。这样八个数码管就可以轮流显示八个数字，如果时钟脉冲频率合适，可实现八个数码管

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