成电工程硕士生入学复习资料

11数字电路主要内容：1、数制与编码2、逻辑代数3、组合电路的分析与设计4、时序电路的分析与设计22对于一个具有p位整数，n位小数的r（r≥2）进制数D，有Dr

=dp-1...d1

d0.d-1

...d-n若r=2,则D2r进制数左移1位相当于？r制数数右移2位相当于？推广：D8=∑di×8i

D16=∑di×16i数制与码制r：基数例：(1011.01)2=()10(45)10=()233二进制八进制，二进制十六进制方法：位数替换法A3B.0D16

=()2=()8

常用按位计数制的转换F1C.A16

=()10

44非十进制数的加法和减法逢r进1（r是基数）两个二进制数的算术运算加法：进位1+1=10减法：借位10–1=111010+10111=?55有符号数的表示原码最高有效位表示符号位（0=正，1=负）零有两种表示（+0、–0）n位二进制表示范围：–(2n-1

–1)~+(2n-1

–1)补码n位二进制表示范围：–2n-1

~+(2n-1

–1)零只有一种表示反码66二进制的原码、反码、补码正数的原码、反码、补码表示相同负数的原码表示：符号位为1负数的反码表示：符号位不变，其余在原码基础上按位取反在|D|的原码基础上按位取反（包括符号位）负数的补码表示：反码+1MSB的权是－2n1有符号数的表示(11010)补

=()107有符号数的表示符号数改变符号：改变符号意味着符号数发生变化，相当于在原来的符号数前面加一个负号（-）；符号数变化可以按三种表达方式（码制）变化：原码表达

改变最高位（符号位）；反码表达

改变每一位；（取反）补码表达

改变每一位，然后在最低位加1；（取补）注意：取补操作忽略最高位的进位（保持位数不变）。78有符号数的表示例：-2310=（

）7位原码=（

）8位补码例：已知X补=010100，Y补=101010，求(X/2)8位补码，(Y/2)8位补码，(-X)8位补码，(-Y)8位补码，(-2Y)8位补码899加法：按普通二进制加法相加减法：将减数求补，再相加溢出对于二进制补码，加数的符号相同，和的符号与加数的符号不同。二进制补码的加法和减法10已知8位二进制数A、B的补码表达为[A]补=10110100,[B]补=00100111；则[A-B]补=（）。A）11011011B）11001101C）01110011D）1000110110二进制补码的加法和减法[-A+B]补=（）对100个符符号号进进行行二二进进制制编编码码，，至至少少需需要要（（））位位二二进进制制编编码码。。A）6B)7C)8D)911二进进制制编编码码n位二二进进制制串串可可以以表表达达最最多多2n种不不同同的的对对象象；；表表达达m种不不同同对对象象至至少少需需要要多少少位二二进进制制数数据据串串？编码码与与数数制制的的区区别别。。在数数制制表表达达中中，，二二进进制制串串表表达达具具体体数数量量，，可可以以比比较较大大小小，，小小数数点点前前的的MSB和小小数数点点后后的的LSB的0通常常可可以以去去掉掉（（有有符符号号数数除除外外））；；在在码码制制表表达达中中，，二二进进制制串串表表达达的的是是对对象象的的名名称称，，不不能能比比较较大大小小，，MSB和LSB的0不能能去去掉掉。1112二进进制制编编码码BCD码————十十进进制制数数的的二二进进制制编编码码。。常用用的的：：1）有有权权码码：：8421，2421对应应关关系系？2）无无权权码码：：余余3码例：：47.810=?8421BCD=?2421BCD=?余3码10001001.00118421BCD=?101213二进进制制编编码码奇偶偶校校验验码码（（可可靠靠性性编编码码））奇校校验验和和偶偶校校验验的的概概念念例：：若若采采用用奇奇校校验验，，信信息息码码为为01111011的监监督督码码元元为为（（））。。偶校校验验？？131414数字字电电路路主要要内内容容：：1、数数制制与与编编码码2、逻逻辑辑代代数数3、组组合合电电路路的的分分析析与与设设计计4、时时序序电电路路的的分分析析与与设设计计1．三三种种基基本本运运算算：：与与、、或或、、非非。。运算算的的优优先先顺顺序序例：：，当A=0，B=0，C=0时，，求求F的值值。。2．复复合合逻逻辑辑运运算算（（电电路路符符号号））与非非运运算算：：或非非运运算算与或或非非运运算算异或或运运算算（（性性质质））同或或运运算算15逻辑辑代代数数中中的的运运算算已知知有有二二输输入入逻逻辑辑门门，，输输入入A、B与输输出出F,若满满足足A=1,B=1时,F=0，则则A,B与F之间间的的逻逻辑辑关关系系可可能能是是()。A）异或B）同或C）与非D）或非16逻辑代数中中的定理1．基本公式式证明方法：：完全归纳法法（穷举））递归法2．异或、同同或逻辑的的公式偶数个变量量的“异或或”和“同同或”互补补。奇数个变量量的“异或或”和“同同或”相等等。多个常量异异或时，起起作用的是是“1”的个数，，有奇数个个“1”，结果为为“1”。多个常量同同或时，起起作用的是是“0”的个数，，有偶数个个“0”，结果为为“1”。161000个“1”和999个“0”异或后再再与999个“0”同或，结结果是。1717几点注意不存在变量量的指数A·A·AA3允许提取公公因子AB+AC=A(B+C)没有定义除除法ifAB=BCA=C??没有定义减减法ifA+B=A+CB=C??A=1,B=0,C=0AB=AC=0,ACA=1,B=0,C=1错！错！18逻辑代数中中的基本规规则18代入定理：：在含有变量量X的逻辑等式式中，如果果将式中所所有出现X的地方都用用另一个函函数F来代替，则则等式仍然然成立。X·Y+X·Y’=X(A’+B)·(A··(B’+C))+(A’+B)·(A·(B’+C))’=(A’+B)1919反演规则：：与或，01，，变量取反反遵循原来的的运算优先先次序不属于单个个变量上的的反号应保保留不变对偶规则与或；01变换时不能能破坏原来来的运算顺顺序（优先先级）对偶原理若两逻辑式式相等，则则它们的对对偶式也相相等逻辑代数中中的基本规规则20逻辑代数中中的基本规规则20例：写出下下面函数的的对偶函数数和反函数数F=(A’·(B+C’’)+(C+D)’)’+AD正逻辑约定定和负逻辑辑约定互为为对偶关系系一个电路，，在正逻辑辑下的逻辑辑函数为AB+C’’D’，则在负逻逻辑下，其其对应的逻逻辑函数为为()。21逻辑函数的的表示方法法一个逻辑函函数可以有有5种不同的表表示方法：：真值表、、逻辑表达达式、逻辑辑图、波形形图和卡诺诺图。要求：能够够进行相互互转换。比如：写出某逻辑函数的的真值表；画出某函数的逻辑辑电路图；已知某电路的波形形图，写出该电路路的真值表表；212222逻辑函数的的标准表示示法最小项——n变量最小项项是具有n个因子的标标准乘积项项n变量函数具具有2n个最小项全体最小项项之和为1任意两个最最小项的乘乘积为0A’·B’’·C’A’·B’’·CA’·B··C’A’·B··CA·B’··C’A·B’··CA·B·C’A·B·C000001010011100101110111ABC乘积项2323逻辑函数的的标准表示示法最大项——n变量最大项项是具有n个因子的标标准和项n变量函数具具有2n个最大项全体最大项项之积为0任意两个最最大项的和和为1A+B+CA+B+C’A+B’+CA+B’+C’A’+B+CA’+B+C’A’+B’’+CA’+B’’+C’000001010011100101110111ABC求和项2424A’·B’·C’A’·B’·CA’·B·C’A’·B·CA·B’·C’A·B’·CA·B·C’A·B·C最小项m0m1m2m3m4m5m6m700000011010201131004101511061117ABC编号A+B+CA+B+C’A+B’+CA+B’+C’A’+B+CA’+B+C’A’+B’+CA’+B’+C’M0M1M2M3M4M5M6M7最大项例：四个变变量可以构构成()个最小项，，它们之和和是()。最小项m5和m10相与的结果果为（））。例：n个变量构成成的所有最最小项之和和等于（））；n个变量所构构成的所有有最大项之之积等于（（））。2525最大项与最最小项之间间的关系11101001G00000010010001111000101111011110ABCF(A’·B·C)’’=A+B’+C’Mi=mi’mi=Mi’标号互补2626最大项与最最小项之间间的关系①、Mi=mi’；mi=Mi’；③、一个n变量函数，，既可用最小项之和和表示，也可用最大项之积积表示。两者者下标互补补。②、某逻辑辑函数F，若用P项最小项之之和表示，，则其反函数数F’可用P项最大项之之积表示，，两者标号完完全一致。。27已知逻辑函函数F=A+B’C，则与该该函数对应应的最小项项列表表达达式为F(A,B,C)=()，最大项列列表表达式式为F(A,B,C)=()例：写出下下列函数的的反函数和和对偶函数数：最大项与最最小项之间间的关系28逻辑函数的的化简什么是最简简

项数最少每项中的变量数最少卡诺图化简简公式法化简简29公式法化简简并项法：利利用用A·B+A·B’=A·(B+B’)=A吸收法：利利用用A+A·B=A·(1+B)=A消项法：利利用用A·B+A’·C+B·C=A··B+A’’·C消因子法：：利用A+A’··B=A+B配项法：利利用用A+A=AA+A’=130卡诺图化简简步骤：填写卡诺图图圈组：找出出可以合并并的最小项项保证每个圈圈的范围尽尽可能大、、圈数尽可可能少方格可重复复使用，但但不要重叠叠圈组读图：写出出化简后的的各乘积项项消掉既能为为0也能为1的变量保留始终为为0或始终为1的变量积之和形式式：0反变量1原变量思考：和之之积形式？？？31最小积之和和：圈1最小和之积积：圈0；F取非后圈1再取非。例：求F1的最简与或或表达式例：求F的积之和的的最简式及及和之积的的最简式。。卡诺图化简简3232某一逻辑函函数真值表表确定后，，下面描述述该函数逻逻辑功能的的方法中，，具有唯一一性的是（（））。该逻辑函数数的最简与与或式该逻辑函数数的积之和和标准型该逻辑函数数的最简或或与式该逻辑函数数的和之积积式卡诺图化简简对于一个逻逻辑函数，，下列哪个个说法是正正确的（)。a)最简表达式式可能是和和之积也可可能是积之之和形式b)最简表达式式就是最简简积之和表表达式c)最简表达式式就是最简简和之积表表达式d)最简积之和和与最简和和之积一样样简单33非完全描述述逻辑函数数及其化简简无关项约束项：不不可能出现现的取值组组合所对应应的最小项项；任意项：出出现以后函函数的值可可任意规定定的取值组组合所对应应的最小项项；无关项：约约束项和任任意项的统统称。非完全描述述逻辑函数数具有无关项项的逻辑函函数3334非完全表述述逻辑函数数的化简无关项既可可以作为““0”处理，也也可以当作作“1”处理注意：卡诺图画画圈时圈中中不能全是是无关项；；不必为圈圈无关项而而画圈。例：F=A’D+B’C’D’+AB’C’D，输入约束束条件AB+AC=0最小积？最最小和？34非完全描述述逻辑函数数及其化简简3535数字电路主要内容：：1、数制与编编码2、逻辑代数数3、组合电路路的分析与与设计4、时序电路路的分析与与设计36组合电路的的设计问题描述逻辑抽象选定器件类型函数化简电路处理函数式变换电路实现真值表或函数式用门电路用MSI组合电路或或PLD37举例用74x138实现38例设X、Z均为三位二二进制数，，X为输入，Z为输出。要要求二者之之间有以下下关系：当3X6时，Z=X+1;当X<3时，Z=0;当X>6时，Z=3。用一片3—8译码器74x138和少量门实实现该电路路。举例39举例设计一个四四舍五入电电路，输入入A3A2A1A0为8421BCD码，表示一一个十进制制数X，F为输出。当当X≥5时，F=1；X<5时，F=0。用与或两级级门电路实实现下面电电路功能二选一多路路复用器（Y=SD1+S’D0）40冒险产生原因：：静态冒险：：静态1型冒险：或或门输入端端同时向相相反方向变变化，导致致0尖峰。逻辑表达：：A+A’；静态0型冒险：与与门输入端端同时向相相反方向变变化，导致致1尖峰。逻辑表达：：A·A’；判断方法：：（对与或结结构电路中中的静态1型冒险）卡诺图中的的相切现象象：若某一一“与项””中的一个个最小项与与另一“与与项”中的的一个最小小项相邻，，则可能会会出现冒险险；消除：对于相切边边界，增加加一致项（（冗余项）），消除相相切现象；；将上述相邻邻的最小项项合并为新新的“与项项”，则可可起到抑制制冒险的作作用；40411)写出下面电电路的逻辑辑表达式；；2）找出电路路的所有静静态冒险。。按照逻辑式式实实现的电电路存在静静态冒险，，能够实现现同样功能能的无冒险险电路对应应的逻辑表表达式为。4242数字电路主要内容：：1、数制与编编码2、逻辑代数数3、组合电路路的分析与与设计4、时序电路路的分析与与设计若J－K触发器原态态为“1”，控制输入入J=K’=1，当有效时时钟作用后后状态Q*=（））。44时钟同步状状态机结构构

下一状态逻辑

F

状态存储器

时钟

输出逻辑

G输入输出时钟信号

激励当前状态下一状态：：F（当前状态态，输入））输出：G（当前状态态，输入））组合电路状态存储器器：由激励励信号得到到下一状态态激励方程驱动方程输出方程转移方程MEALY（米立）型型MOORE（摩尔）型型4545试分析下图图所示电路路的逻辑功功能。分析时钟同同步状态机机。写出激激励方程式式、输出方方程式、转转移表，以以及状态/输出表。（（状态Q1Q2=00~11使用状态名名A~D）。假设机器的的起始状态态为00，请写出当当输入X=110011时的输出序序列Z。4646用D触发器设计计一个时钟钟同步状态态机，它的的状态/输输出表如下下表所示。。使用两个个状态变量量（Q1和Q2），状态赋值为为A=00，，B=11，C=10，D=01。。写出转换表表、激励方方程式和输输出方程式式，画出电电路图。SX01AB，1C，0BD，0A，0CB，1C，1DD，1A，0

S*，Z时钟同步状状态机设计计4747计数器：例：在某计计数器的输输出端观察察到下图所所示的波形形，试确定定该计数器器的模。某自然二进进制加法计计数器，其其模为16，初始状态态为0000，则经过2008个有效计数数脉冲后，，计数器的的状态为（（））。(a)0110(b)0111(c)1000(d)1001484位二进制制计数器74x16374x163的功能表01111CLK工作状态同步清零同步置数保持保持,RCO=0计数CLR_LLD_LENPENT0111

01

0

1174x161异步清零计数器芯片片49分析下面电电路的模为为多少？CLKCLRLDENPENTAQABQBCQCDQDRCO74x16301+5VCLOCK模12计数数器QD：12分频占空比50％5050移位