2选1多路选择器 EDA实验报告_第1页
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文档简介

EDA实验报告学生姓名:asfmla;m学号:eafvpa[cv专业班级:电子3班组合电路设计一、实验目的熟悉quartusll的VHDL文本设计全过程,学习简单组合电路的设计、多层次电路设计、仿真。二、实验内容实验内容:首先利用quartusll完成2选1多路选择器(例4-3)的文本编译输入(mux21a.vhd)和仿真测试等步骤,最后在实验系统上硬件测试,验证此设计的功能。将此多路选择器看成一个元件mux21a,利用元件例化语句描述成三选一,然后进行编译、综合、仿真。引脚锁定以及硬件下载测试。建议选实验电路模式5,用键1(PIO0)控制s0;用键2(PIO1)控制s1;a3、a2和a1分别接clock5、clock0和clock2;输出信号outy仍接扬声器spker。通过短路帽选择clock0接256HZ信号,clock5接1024HZ信号,clock2接8HZ信号。最后选行编译、下载和硬件测试实验。三、实验器材QuartusII软件。四、设计思路/原理图all>s1|>五、实验程序实验内容1:二选一:libraryieee;useieee.std_logic_1164.all;entitymux21aisport(a,b:instd_logic;s:instd_logic;y:outstd_logic);endentity;architecturedataflowofmux21aisbeginy<=awhens='0'elseb;endarchitecture;实验内容2:三选一libraryieee;useieee.std_logic_1164.all;entitymux31aisport(a1,a2,a3:instd_logic;s0,s1:instd_logic;outy:outstd_logic);endentitymux31a;architecturem31aofmux31aiscomponentmux21aport(a,b:instd_logic;s:instd_logic;y:outstd_logic);endcomponent;signaltmp:std_logic;beginu1:mux21aportmap(a=>a2,b=>a3,s=>s0,y=>tmp);u2:mux21aportmap(a=>a1,b=>tmp,s=>s1,y=>outy);endarchitecture;六、实验步骤在E盘新建一个文件夹,用于存放工程。打开quartus,新建工程,然后选择新建VHDL文件,命名为mux21a。在VHDL编辑窗口中输入实验程序后,进行编译、仿真;在实验一的基础上,新建VHDL文件,命名为mux31a。在VHDL编辑窗口中输入实验程序后,进行编译、综合、仿真;最后进行硬件测试。七、仿真波形分析二选一波形:分析:当s=0时,y=a;当s=1时,y=b。三选一综合图形及其波形

八、弓I脚图连接Mamed:▼[竺jEdit:X|IFilter:|pins:all二|NodeNameDirectionLocationI/OBankVREFGroupI/OStandardReserved1WalInputPIN_1533B3_N13.3-VLVTTL(default)2a2InputPIN_281B1_N13.3-VLVTTL(default)3Wa3InputPIN_1523B3_N13.3-VLVTTL(default)4涉outyOutputPIN_1743B3_N03.3-VLVTTL(default)5WsOInputPIN_2332B2_N23.3-VLVTTL(default)6WsiInputPIN_2342B2_N23.3-VLVTTL(default)7<<newnode»ForHelp,pressFl分析:当s1s0=00时,outy=a1;当s1s0=01时

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