EDA设计技术教学课件第章可编程逻辑器件

第2章可编程逻辑器件EDA设计技术基本结构

基本结构均包含必不可少的逻辑单元、逻辑阵列块、用户存储器块、输入输出口、时钟网络、配置或编程接口等结构块。2.1可编程逻辑阵列PLA

2.2可编程阵列逻辑器件PLD16个输入端（I1~I10和IO2~IO7）、8个输出端O1、IO2~IO7和O8，PAL16L8、PAL20L8即PLD的典型结构。PAL16L8的输出口都增加了一个带控制端的三态反相器门：当控制端为0时，三态门处于高阻状态，O1和O8被封锁，IO2~IO7只能作为输入端使用，此时PAL16L8有16个输入口，两个输出口；当控制端为1时，使能三态门，经反相器至双向口IO2~IO7，此时PAL16L8有16个输入口、8个输出口。2.3通用逻辑阵列器件GAL

2.4CPLD结构CPLD由行列式二维结构组成：逻辑阵列块逻辑互联输入输出全局时钟网络单元用户闪存存储块LAB（逻辑阵列块）包含10个逻辑单元LE，逻辑单元是实现用户逻辑功能的最小单位，CPLD的规模按照逻辑单元的数目来评价。逻辑互联为逻辑阵列块之间提供快速颗粒的时间延时和逻辑互联；CPLD四周分布的输入输出单元与行列式逻辑阵列块连接，同时将输入输出引脚反馈到输入输出单元。CPLD还提供驱动整个器件所有资源的全局时钟网络，用于存储用户数据的用户闪存存储器块UFM。2.4.1逻辑阵列块每个逻辑阵列块由10个逻辑单元、逻辑单元进位链、逻辑阵列块控制信号、本地互联、查找表链、寄存器链组成。本地互联负责LAB内各逻辑单元的信号传输查找表链、寄存器链各自负责本逻辑阵列块内逻辑单元查找表的输出与邻近逻辑单元之间的快速传输逻辑阵列块每个逻辑阵列块通过控制信号独立地驱动阵列块内的10个逻辑单元控制信号包括两个时钟信号、时钟使能信号、异步清零信号，一个同步清零信号、异步加载/预置信号、同步加载信号和加法/减法控制信号2.4.2逻辑单元逻辑单元LE是CPLD逻辑器件实实现逻辑功能能的最小单位位2.4.3用户Flash存储器块用户Flash存储器块UFM是某些CPLD自带的、专门门向用户提供供的EEPROM型非易失性信信息存储器UFM经逻辑互联与与逻辑阵列连连接在一起，，而且可与逻逻辑单元接口口，其接口的的总线宽度最最多到16位512字节UFM分为UFM0和UFM1两个扇区使用用、共8192位的存储空间间实现编程、数数据擦除、自自动增量寻址址、可编程接接口、内部时时钟等功能2.4.4输入输出口CPLD提供供了丰富的器器件资源和功功能，特别是是输入输出口口的端口数目目、访问与控控制方式CPLD的IO口支持LVTTL、、LVCMOS标准可以在1.5V、1.8V、2.5V和3.3V等多电压内核下工作利用集成开发发软件进行可可编程控制端端口的驱动强强度、转换速速率、输入延延时，可配置置弱上拉电阻阻、三态缓冲冲、开路集输输出、施密特特触发器输入入遵循JTAG协议对CPLD进行编编程或边界扫扫描测试CPLD增加加了快速输出出口，以大幅幅度减少输出出延时和传输输延时而不需需要使能信号号或输入信号号2.5FPGA结构FPGA的器件内核由由逻辑阵列块块、M4K/M9K/M144K存储器块、时时钟网络、锁锁相环、输入入输出块、配配置接口等组组成逻辑单元采用用4输入口的查找找表结构，各各结构块与CPLD基本相同（1个FPGA逻辑阵列块含含16个逻辑单元））2.5.1嵌入式乘法器器为了在FPGA上实现DSP处理系统的低低功耗、低价价格和高性能能要求，很多多FPGA都嵌入规模不不等的乘法器器每个乘法器的的位数是可编编程的可选择并配置置为18x18或9x9乘法器将乘法器进行行级联嵌入式乘法器器2.5.2输入输出口与CPLD不同的是，FPGA的输入输出口口可选择直接接连通或经过过触发器锁存存两种方式，，前者主要是是为了满足输输入输出口高高速连通性能能的需要FPGA的输入输出口口2.5.3时钟网络和锁锁相环逻辑块块FPGA的时钟网络由数目不等的的时钟CLK、时钟选择开关关MUX、锁相环逻辑PLL、时钟控制块等等组成。每个锁相环逻逻辑模块生成成五路时钟信信号，经多路路开关和时钟钟控制块，输输出全局时钟钟。时钟选择和时时钟控制块锁相环逻辑PLL由时钟钟输入、时钟钟切换逻辑、、分频计数器器、锁定控制制电路、相位位比较器、滤滤波器、压控控振荡器、多多路开关、范范围检测电路路、延时补偿偿等组成。PLL分为两两种：通用PLL和多用用途PLL，，通用PLL主要用于FPGA的外外设或接口时时钟，多用途途PLL用于于收发器时钟钟。多用途锁相环环逻辑PLL结构2.5.4高速差分接口口FPGA的高高速差分接口口支持LVDS、BLVDS、RSDS、PPDS等多种种高速I/O标准，利用用高速串行接接口（HSSI）的输入入参考时钟和和差分端口，，发送或接收收数据。LVDSI/O标准的的最大差输出出电压可达600mV，，根据不同的的频率范围，，输入电压范范围可低至1.0V_1.6V，0.5V_1.85V或或0V_1.8V。FPGA的LVDS接口电路结构构FPGA的BLVDS接口电路结构构2.5.5存储器块FPGA以9K位每块或144K位每块构成不不同规模的嵌嵌入式存储器器块，便于用用户以寻址方方式访问片上上存储器可将存储器配配置为RAM、ROM、移位寄存器器、FIFO等不同类型存存储器，可选择单端方方式存储器、、简单双端方方式存储器、、纯双端方式式存储器、移移位寄存器、、ROM和FIFO2.5.5.1单端存储器单端存储器不不能同时对同同一地址单元元进行读写操操作。在写操作的同同时，若读使使能信号rden有效，存储器器的输出可能能是新写入的的数据，也可可能是过去写写入的数据被被当前寻址的的结果；在写操作的同同时，若读使使能信号rden无效，则读出出的数据是前前一次写入的的数据。单端存储器的的框图及其时时序2.5.5.2简单双端方式式存储器简单双端存储储器可以同时时对不同地址址单元进行读读写操作，，，对同一地址址同时进行读读写操作，结结果可能是未未知数据或前前一次写入的的数据。若不考虑同时时读写同一地地址单元的结结果，可通过过与QUATUSII同类类的的Megawizard插件件管管理理器器将将该该情情况况下下的的输输出出结结果果设设定定为为““Don’’tCare””或““OldData””。2.5.5.3纯双双端端方方式式存存储储器器纯双双端端方方式式存存储储器器支支持持存存储储器器A和B两端端口口在在不不同同时时钟钟频频率率下下的的任任意意地地址址的的读读写写组组合合操操作作：：两两端端口口同同时时读读、、两两端端口口同同时时写写、、一一个个端端口口读读另另一一端端口口写写。。不过过，，应应尽尽量量避避免免在在同同一一时时间间对对两两端端口口的的同同一一地地址址进进行行写写操操作作，，此此时时将将发发生生写写操操作作冲冲突突，，导导致致写写入入未未知知结结果果。。纯双双端端方方式式存存储储器器框框图图及及其其时时序序2.5.5.4移位位寄寄存存器器一个个规规模模为为w*m*n的的移移位位寄寄存存器器是是指指输输入入数数据据的的数数据据宽宽度度为为w、、长长度度为为m、、抽抽头头数数为为n，，存存储储空空间间必必须须小小于于或或等等于于M9K存存储储块块或或M144K存存储储块块的的最最大大位位数数（（9K位位或或144K位位）），，而而且且必必须须小小于于或或等等于于存存储储块块的的最最大大数数据据宽宽度度（（36位位））。。若一一个个存存储储块块的的容容量量不不够够，，可可将将M9K或或M144K存存储储块块级级联联使使用用。。FPGA的嵌嵌入入式式移移位位寄寄存存器器2.5.5.5ROM存储储器器FPGA的嵌嵌入入式式ROM存储储器器以以指指定定文文件件格格式式的的初初始始化化文文件件写写入入ROM数据据，，例例如如Altera公司司的的CycloneII/III/IV系列列，，使使用用.mif格式式的的ROM初始始化化格格式式文文件件。。将ROM存储储器器当当作作单单端端口口方方式式存存储储器器进进行行读读操操作作2.6配置置与与编编程程配置置或或编编程程:CPLD或或FPGA是是电电子子系系统统运运行行的的物物理理载载体体，，在在投投入入正正式式运运行行阶阶段段（（即即用用户户工工作作模模式式））之之前前，，必必须须将将物物理理载载体体的的逻逻辑辑关关系系和和互互联联关关系系映映射射到到逻逻辑辑器器件件配置置或或编编程程的的区区别别:存存储储逻逻辑辑和和互互联联数数据据的的存存储储器器是是易易失失性性存存储储器器（（如如SRAM））还还是是非非易易失失性性存存储储器器（（如如EEPROM））配置置FPGA利利用用SRAM存存储储逻逻辑辑和和互互联联映映射射数数据据。。每次次接接通通电电源源、、复复位位结结束束、、进进入入配配置置状状态态之之后后，，SRAM都都要要重重新新从从EEPROM、、Flash等等外外部部存存储储器器加加载载逻逻辑辑和和互互联联映映射射数数据据，，以以初初始始化化FPGA内内部部的的寄寄存存器器和和输输入入输输出出口口，，最最后后进进入入用用户户工工作作模模式式的的运运行行状状态态。。因此此，，向向FPGA的的EEPROM、、Flash等等外外部部存存储储器器写写入入数数据据的的过过程程称称为为配配置置。。FPGA的配配置置过过程程FPGA的的配配置置方方式式激活活串串行行方方式式（（AS方方式式））被动动串串行行方方式式（（PS方方式式））快速速被被动动串串行行方方式式（（FPP方方式式））JTAG配配置置方方式式CPLD的编编程程CPLD采用用非非易易失失性性的的EEPROM存储储器器存存储储逻逻辑辑和和互互联联映映射射数数据据；每次次对对CPLD上电电之之后后，，直直接接读读取取EEPROM，使使CPLD进入入用用户户工工作作模模式式。。向CPLD的ROM写入入数数据据的的过过程程称称为为编编程程，，其其状状态态转转换换机机制制与与FPGA类似似2.6.1在系系统统编编程程接接口口在系系统统编编程程（（ISP））接接口口：：在在配配置置或或编编程程之之前前将将FPGA或或CPLD组组装装在在印印刷刷电电路路板板上上，，与与编编程程、、测测试试设设备备一一起起构构成成系系统统开开发发、、验验证证、、评评估估平平台台，，快快速速、、高高效效地地实实施施编编程程和和调调试试需需求求而而设设立立的的接接口口。。该接接口口遵遵循循IEEEStd.1149.1-1990或或IEEEStd.1149.6-1990的的联联合合测测试试行行动动组组（（JTAG））接接口口标标准准。。在系统统编程程：经经在电电路测测试（（ICT））、嵌嵌入式式处理理器或或专用用下载载电缆缆，按按照IEEEStd.1532和相相关标标准规规定的的编程程算法法，经经过进进入ISP、器器件ID检检查、、擦除除数据据、编编程、、校验验、退退出ISP共6个状状态，，实现现在系系统编编程。。2.JTAG接口是是遵循循IEEEStd.1149.1标准，，使用用四个个功能能引脚脚的信信号线线。CPLD或FPGA与JTAG电缆一一起构构成JTAG链，实实现边边界扫扫描测测试（（BST）、访访问CPLD或FPGA内部资资源。。引脚描述功能TDI测试数据输入在TCK的上升沿，输入串行数据和指令，正常工作状态下，需外部上拉电阻，TDO测试数据输出在TCK的上升沿，输出串行数据和指令。TMS测试方式选择控制IEEEStd.1149.1JTAG状态机的输入引脚。TCK测试时钟为JTAG电路提供时钟信号，最大工作频率为10MHz。正常工作状态下，需外部下拉电阻，2.6.1.2JTAG编程/配置方方式JTAG配置方方式用用于FPGA的在系系统实实时调调试，，将配配置目目标文文件直直接下下载到到FPGA的SRAM，从FPGA或CPLD读出测测试信信息，，实现现边界界扫描描测试试，具具有速速度快快、接接口简简单的的特点点。JTAG的单片片配置置/编程JTAG链的多多片配配置/编程2.6.1.3PS配置方方式被动串串行配配置方方式（（PS方式））将FPGA当作从从机，，被动动地接接收、、执行行CPLD或微处处理器器等外外部主主机发发来的的配置置数据据和配配置命命令PS配置方方式2.6.1.4AS配置方方式激活串串行方方式（（AS方式））将FPGA当作桥桥接器器件，，将JTAG接口的的配置置数据据文件件经FPGA传递，，保存存在EPCS系列非非易失失性