基于XilinxFPGA高速串行接口的设计与实现毕业设计说明

基于XilinxFPGA高速串行接口设计与实现.-PAGEII-.基于XilinxFPGA高速串行接口设计与实现摘要由于时钟抖动,扭曲,队列同步和串扰噪声和各种非理想因素,进一步完善面临巨大的挑战并行传输率。因此,串行传输,已成为高速数据传输系统在深亚微米主要选择。在串行传输系统为了实现高速信号传输,并可节约电能和降低成本,数据更倾向于使用低摆幅模式,LVDS和CML是低电压,小的摆动,差分信号的串行传输方式,所以它被广泛地应用于PCI。快递网络物理层和高速度SERDES电路。但这个标准的LVDS传输率只能达到3Gbps,以实现独立设计以满足5Gbps的要求及以上的高速PCI。表达应用,本文研究了伪标准的LVDS121〔PLVDS和CML的启动界面的设计研究。基于传输信号的理论,非理想因素和传输线的行为的信号完整性分析；提出了考虑高速串行传输系统的电路级和版图级设计；在PLVDS结束与CML收发器电路的设计,并提出了改进方案。其中,无歪斜单端差挠度问题提高plvds收发电路,电路的性能与加速管的改进；电平转换电路的信号快速切换到低水平的高水平,没有后续电路的调整,因此,延时小；双共模反馈电流开关电路的共模电平的控制,另一个环控制输出摆幅,输出更稳定；微分预加重技术使驱动能力强、降低码间干扰。用于CML收发器的若干关键技术,有源负反馈技术和有源电感技术不仅可以有效地扩大信号的带宽,而且可以提高电路,电路的性能,降低了电路的功耗,减少了芯片的面积；均衡技术是有效减少传输线效应符号间干扰所引起的信号失真,提高信号质量。同时也采用三级结构的樱桃。胡珀限幅放大器电路,均衡电路进一步放大到比较器输出低摆幅信号可以识别的电压幅值。在本文中,0.131cmCMOS技术实现两个PCI。表达物理层PLVD和CML高速串行数据传输接口的基础上。仿真结果表明,两种接口电路的传输速率高达5Gbps,完全符合PCIExpress表示应用要求。主题词：PLVDS,CML,预加重,均衡,有源负反馈,电压比较器,失效保护..Designandimplementationofhigh-speedserialinterfacebasedonXilinxFPGAAbstractDuetoclockjitter,skew,queuesynchronizationandcrosstalknoiseandvariousnon-idealfactors,paralleltransmissionratetofurtherimprovethefaceenormouschallenges.Sothattheserialtransmissionhasbecomeahigh-speeddatatransmissionsystemindeepsub-micronmainchoice.Intheserialtransmissionsysteminordertorealizethehigh-speedsignaltransmission,andcansavepowerandreducethecost,thedatatendtouselowswingmode,LVDSandCMListhelowvoltage,smallswing,differentialsignalserialtransmissionmode,sotheyarewidelyusedinPCI.ExpressnetworkphysicallayerandhighspeedSerDescircuitin.ButthisstandardLVDStransmissionratecanonlyreach3Gbps,inordertoachievetheindependentdesigntomeettherequirementsof5GbpsandabovehighspeedPCI.Expressapplication,thispaperstudiesapseudostandardLVDS121<PLVDS>andaCMLinterfacetostartthedesignresearch.Basedonthetheoryoftransmissionsignal,thesignalintegrityanalysisofnonidealfactorsandtransmissionlinebehavior;thenputforwardconsideringthehigh-speedserialtransmissionsystemcircuitlevelandlayoutleveldesign;attheendofthePLVDSandtheCMLtransceivercircuitdesignandputforwardtheimprovementscheme.Amongthem,noskewsingle-endedtodifferentialdeflectionproblemtoimprovethePLVDStransceivercircuit,thecircuitperformanceisimprovedwiththeacceleratingtube;levelconversioncircuitthesignalquicklyswitchedtoahighlevelfromlowlevel,withoutasubsequentcircuitisadjusted,therefore,thetimedelayissmall;withdoublecommon-modefeedbackcurrentswitchingcircuitinatheloopcontrolofcommonmodelevel,anotherloopcontroloutputswing,theoutputismorestable;differentialpre-emphasistechnologymakesstrongerdrivingcapabilityandreduceintersymbolinterference.SeveralkeytechnologiesusedinaCMLtransceiver,theactivenegativefeedbacktechnologyandactiveinductortechnologynotonlycaneffectivelyexpandthebandwidthofsignal,butalsocanimprovetheperformanceofcircuit,circuit,reducethepowerconsumptionofthecircuit,reducetheareaofchip;equalizationtechnologyiseffectivetoreducethetransmissionlineeffectandintersymbolinterferencecausedbysignaldistortion,thesignalqualityisimproved.AtthesametimealsousesthreelevelsofstructureofCherry.Hooperlimitingamplifiercircuit,theequalizationcircuitoutputslowswingsignalforfurtheramplificationtothecomparatorcanidentifythevoltageamplitude.Inthispaper,0.131xmCMOStechnologytoachievetwoforPCI.ExpressphysicallayerPLVDSandCMLhigh-speedserialdatatransmissioninterfacebasedon.Layoutsimulationresultsshowthat,twokindsofinterfacecircuittransmissionrateupto5Gbps,fullymeettherequirementsofPCI.Expressapplication.KeyWords：PLVDS,CML,Pre—emphasis,Equalization,ActiveNegativeFeedback,LimitingAmplifier,Fail—Safe基于XilinxFPGA高速串行接口设计与实现.PAGE46.目录摘要IAbstractII引言21绪论31.1课题研究背景31.2高速串行技术发展现状32Virtex-5FPGA性能和设计技术92.1最新款FPGA产品Virtex-592.2FPGA设计方法112.3XilinxFPGA设计工具简介13因为第二种方法便于改变和掌握,所以后面章节中所进行在线逻辑分析多采用第二种直接插入IP核方法进行。3基于FPGATS201链路口设计与实现143基于FPGATS201链路口设计与实现153.1TS20l链路口简介153.2FPGA与TS20l硬件连接及可行性分析183.3基于FPGA高速链路口仿真设计193.4高速链路口实际硬件调试254B3GTDD系统中RocketIO接口资源需求分析与设计285B3GTDD系统MAC层高速串口实现与仿真测试325.1B3GTDD系统MAC处理接口板实现策略321.MAC高层协议处理模块332.数据转接模块345.2RocketIO接口仿真与测试345.2.1RocketIO接口仿真345.2.2单板测试和板间测试375.3本章小结40结论41参考文献42附录A附录内容名称43致谢48引言在数字系统的互连设计,高速串行I/O技术替代传统的并行I/O技术已成为发展趋势。与传统的并行I/O技术相比,串行方案提供了更长的距离,带宽,更低的成本和更高的可扩展性,克服了并行I/O设计缺陷。在实际设计中的应用,利用现场可编程门阵列〔FPGA高速串行接口的实现是一种低成本的方法[1]。Xilinx的FPGA芯片的最新一代的Virtex。的Virtex系列产品5版,是第五代产品,先进的65纳米三氧化过程中使用的新技术,expressfabrieASMBL架构。的Virtex。高速逻辑5LXT,数字信号处理,嵌入式处理和串行链路的应用优化。与前代相比viaexFPGA,5在性能和密度有了很大的进步：速度提高31%,容量增加64%,动态功耗降低34.9%,静态功耗保持相同的低水平,减少45%的占地面积。Virtex.5LXT芯片是建造高达24的RocketIO收发器,支持从101Mbps的3.75gbps串行数据传输速率,支持流行的高速串行I/O接口标准。本文从时钟,复位,功率控制,发送和接收逻辑和其他关键方面,讨论了利用Virtex.5LXT芯片RocketIO的设计和高速串行传输接口的实现。Xilinxml505开发平台实现高速串行数据传输系统基于RocketIO技术,针对1.24Gbps的高速串行传输特性。1绪论1.1高速串行技术背景的研究现代社会信息爆炸式的增长,网络的发展,多媒体等新技术,在数据和数据发送速率的要求,迅速增加的用户。目前,数据通信带宽的需求已经超过了穆尔定律〔穆尔定律：处理器带宽每十八个个月翻了一倍,但性能却每三年增加一倍。通常,数据交换的瓶颈存在于系统互连的水平,甚至在不同的系统之间以及与其他外部系统通信的速度进行交流。该行业一直在努力生产更多的和更快速单片机来解决这个问题,但这种方法似乎遇到瓶颈,因为用户没有直接感受到CPU的性能比和很大的性能改进。这使得I／O接口到系统的性能进一步提高的瓶颈,这是一个新的系统互连技术的CPU性能的迫切需要将转换为系统的性能。在单端互连的早期影响的设计,容易受到干扰,噪声,传输速度可以达到200~250mb/s；一般来说,增加并行总线宽度可以提高数据吞吐量,但是汽车数量将增加PCB布线困难,和时钟抖动和偏移频率带来的设计挑战的同时,进一步提高人脸限制并行传输率,它是提供经济和可靠的信号同步的方法非常困难；而高速串行通信技术,以其广泛的带宽,抗干扰能力强、接口简单等优点,正迅速取代传统的并行技术,成为行业内的主流。在这种背景下,本文针对更受欢迎,有很大发展潜力的高速串行接口电路的两种——高速链路口和RocketI/O研究,并对其进行仿真设计,该公司最新的实时执行程序。Virtex.5在FPGA平台。高速度链的设计是ADI公司的DSPTS20XSLVDS交叉技术基于接口技术〔链接口进行仿真设计；而RocketI/O是CML的高速串行传输接口的基础上,时钟恢复,全双工串行I/O的收发,从而实现高效的高速串行通信协议的设计。1.2HSST<HighSpeedSerialTechnology>现状发展概况今天,还是并行总线用于大多数计算机,嵌入式处理设备和通信设备,最流行的总线包括PCI,VME及其扩展。目前广泛使用的几种通信标准是基于并行总线标准。可以分为两类：系统总线并行同步并行总线标准,包括PCI-X和CompactPCI；源同步并行总线标准,包括RapidIO,HyperTransport和其他类似的标准。但随着芯片的性能提升,对带宽的需求和更大的,多通道并行总线结构满足系统设计。并行接口约束：问题的干扰,信号偏移,串扰和直流偏置的代码,这些因素严重影响并行接口频率的增加和增长传输距离。为了解决并行接口在数据传输时所面临的限制问题,国内外都将在高速串行接口电路更集中研发[2]。LVDS相关介绍LVDS〔低电压差分信号是一个低摆幅差分信号技术,通过一对差分电路板线传输数据信号的振幅很小的使用,在两个平行的差分信号线通过电流和电压幅值的对比度,噪声和耦合到两条线,而这种噪声抵消。为了实现高速,长距离传输,和低振幅和低驱动电流输出达到低噪声、低功耗。LVDS是在两个标准的定义：一个是IEEEP1596.3,主要为SCI〔可扩展的一致性接口,定义了LVDS的电气特性,还定义了分组交换在SCI协议的编码时间；另一个是ANSI/EIA/EIA-644,定义了LVDS主要电气特性,以及655mbps和1.823gbps无损介质理论极限速率的最大速率。在两个标准的指定和物理媒体的独立性,这意味着只要介质在指定的噪声容限和歪斜容忍范围内发送信号到接收机,该接口可以正常的工作[3]。LVDS具有许多优点：①终端配备更方便；②低功耗；③有可靠性功能fail.safe；④成本低；⑤能够高速传输。广泛应用于计算机,通信设备,消费类电子产品等。图1.1简易LVDS图示Fig1.1SimpleLVDSIcon图1.1显示了一个典型的LVDS接口,它是一个单一的模式,采用半双工、多点配置也可以是必要的。每个连接点的差分对包括一个驱动器,连接单元和接收器。驱动器和接收器主要完成TTL和LVDS信号之间的转换。互连单元包括一个电缆,PCB差由线对和一个匹配电阻。LVDS驱动器由一个驱动差分对电流源〔3.60mA电流,LVDS接收器具有非常高的输入阻抗,因此驱动器输出的电流大部分都是通过120Ω匹配,并产生约在接收机的输入端352mV电压。司机转弯时,它改变流经电阻的电流方向,从而有效的逻辑"1"和"0"状态。低摆幅驱动信号来实现高速运算和减少功率消耗,差分信号提供适当的噪声和功耗大大减小电压摆动。功率大大降低多接口驱动和接收一个单一的集成电路的集成允许。这提高了PCB板的效率,降低成本[4]。无论LVDS传输介质的使用是PCB线路的电缆,必须采取措施防止媒体终端信号的反射,在同一时间,减少电磁干扰。LVDS需要相匹配的终端电阻介质的使用〔110+10Ω,循环的终止信号的电阻,应尽量靠近接收器输入的地方。LVDS技术的应用变得越来越普遍。在高速系统中,系统的背板互连电缆传输应用中,驱动器,接收器,收发器,串行/解串器和其他技术的应用也越来越广泛。接口芯片供应商也都在LVDS作为下一代基础设施模块互连移动基站之间的基本结构,支持,中央办公室交换设备、网络和计算机,工作站。目前,国际上对LVDS及其相关产品研究十分活跃,很多公司都已经推出了多种LVDS产品,这些产品已广泛应用在计算机和通讯领域里来解决高速数据传输瓶颈问题。ADI公司〔美国模拟元件公司,在开发的DSP器件具有基于接口的数据传输功能的LVDS技术的特点,使DSP器件具有在同类产品中的竞争力。从SHARC系列TigerSHARC系列,从ADSP2106x,从ADSP2106X、ADSP-TS201到ADSP-TS10l,链路口继续改善,从而提供了具有更高的数据传输速率的点对点的通信模式[5]。CML概况CML<CurrentModcLogic>是ECL,LVDS低压差分信号高速串行接口传输技术。该技术使用一个低电压摆动,驱动模式传输差分信号和电流,具有高速度,低噪音的优点,低功耗和低成本等优点。CML的串行数据传输速率在1Gbps的10Gbps,并通过信道绑定技术,制造工艺的改进方法,也能达到更高的速度。CML具有这些优点,特别是超高的数据传输能力和应用的需求大大增加,数据传输采用CML技术2.5Gbps的串行传输系统的速率[6]。CML是一种高速点至点接口,它具有独特的功能,它是接收机和发射机通常不需要任何外部电阻,终端电阻通常是发射机和接收机内部实现。CML和接口电路的典型的传输方式是形式的差异。CML有两个主要的传输连接：直流耦合<DC>,交流耦合<AC>,如下图所示。当发射机和接收机使用相同的电源装置,CML可用于直流耦合方式,不用任何附加装置；当接收装置的两端与不同的功率,一般应考虑交换耦合,耦合电容〔注意,耦合电容是足够大,以避免长期甚至0甚至1的情况下,接收端的差分电压小。图1.2直流耦合<DC>Fig1.2DCcoupling<DC>图1.3交流耦合<AC>Fig1.3ACcoupling<AC>因为CML高速数据传输能力,结构简单,所以在高速串行传输系统的收发信机,一般采用CML结构。目前,对CML及其相关产品开发国际的研究非常活跃,许多公司都推出了各种利用CML作为传输接口产品。IBM开发了高速〔高速SERDES的IP核心,采用CML接口,可以从11.1gbps2.5Gbps传输率。美国国家半导体公司和Ti对CML的科技公司也进行了深入的研究,根据不同的要求,开发了一系列CMLI/O的芯片。如NSC发展ds25mb-200tsq,ds40mb-200sq接口芯片,ds42mb-200tsq数据传输速率达到了2.51Gbps,4.1Gbps,4.23Gbps,随着EQ50F100LR传输速率最高可以达到6.22gbps。TI公司ONE-T4201LD[7]。在Xilinx一直关注的高速串行通信,不仅推出满足行业需求的高速串行内核逻辑器件,而且还积极参与高速串行I/O各种开放标准。Xilinx公司以来的Viretx-2PRO系列开始,现在最先进的Viretx.5系列FPGA发展,通过嵌入式Rocket的I／O高速串行I／O模块,已成功地使FPGA逻辑器件的变化从并行I／OI／O高速串行。XilinxRocketI／O的CML,五个可编程的输出摆幅的CML输出电压V在800mv-1600mv的范围[8]。2Virtex-5FPGA设计原理和参数2.1Virtex-5介绍作为一个XilinxFPGA的领先制造商,提供了极为丰富的FPGA产品系列,主要包括Virtex系列和Spartan系列。所有的产品都有自己的特点和优势,但总的来说,是一个高性能的FPGA的Virtex系列,Spanan系列属于低成本。XilinxVirtex-5是世界上第一个65nmFPGA产品,基于创新的ExpressFabric架构。FPGA包含多达20万个逻辑单元,工作频率可达560MHz,能耗降低35.3%,比以前的产品,在性能提高30%,45%体积减小,1.02V三栅氧化过程中使用,可靠性高,产品的设计更加灵活。提供了4种Virtex-5系列的FPGA,LX,LXT的新平台,使用新的560MHz时钟技术的各个平台,1.26Gbit/s的LVDSI/O和IP块的性能优化。其中,对于LX平台的高性能通用逻辑设计；与PCIExpress端点块LXT平台FPGA,以太网MAC块和RocketIOGTP收发器接口模块,适用于高速接口的场合；高性能的信号处理的SXT平台；嵌入式处理器FXT平台,嵌入式中的应用Virtex-5系列FPGA核心技[9]。一、ChipSync介绍：为了保证高速新一代设备之间数据的可靠传输,硬件设计人员使用同步设计技术的源泉,使数据传输组件产生时钟信号,并发送数据,这可以通过使用传输数据时钟避免由于钟盐池和不同问题的数据。Virtex-5嵌入式SERDES硬件和可变延迟线〔即idelay单元ilogic,片同步技术是这些资源来实现源同步接口的使用[10]。Cllipsync技术通过使用嵌入式的SERDES,对总线接口的串行和并行的解决方案,可使千兆速率的高速串行IO和相对较低的频率的FPGA协同工作,串行IO传输可以在最高的速度进行,从而提高了系统性能,对普通逻辑的巨大的资源,在困难面前高速串行接口设计中使用的去除。通过一个可变延迟线的使用cmpsync技术,消除了建立时间和保持时间的问题。因为数据和时钟信号之间的偏移利用idelay元以弥补PCB布线,使设计者可以调整每个数据和时钟路径延迟〔75ps步进,数据采集的实现。二、XCITEAI/O终端技术〔ActiveI/OterminalTec提供一个控制终端阻抗匹配在FPGA〔DCI,这种技术是XCITE活跃的I/O终端技术。高速PCB板设计,I/O终端实现阻抗匹配,以保持信号的完整性。传统的方法是在PCB端点匹配电阻线,但大规模的FPGA使用数以百计的I/O和先进的包装技术,外部终端电阻几乎是不可能的。为了解决这个问题,所有的Virtex-5I/O结构由第三代Xilinx的阻抗控制技术〔XCITE对活性的I/O终端,实现阻抗匹配。同时,积极的I/O终端电路还可以动态地消除由于工艺,电压和驱动强度变化引起的温度变化,提高设计的可靠性[11]。三、Xesium计数器Virtex-5具有时钟资源丰富,包括32个时钟输入,32全局时钟网络,16~48本地时钟网络和8~24时钟带。Xesium时钟技术通过减少时钟抖动,斜周期畸变和责任,它提供了许多的时钟管理的特点,包括高达20的DCM,8相匹配的时钟分频器〔PMCD和32个全局时钟缓冲。Xesium时钟技术消除象限和缓冲区的限制,使布局更加方便,时钟频率可达550MHz。四、RocketIO发送与接收器Virtex-5LXTFPGARocketIOGTP8~24收发器,包括SONETOC-12,光纤通道支持,千兆以太网,PCIExpress和极光10种高速串行IO。嵌入式RocketIOGTP的硬件模块的使用,可大大简化背板,线,开关的设计系统,服务器和存储系统,工程师可以在很短的时间内建立的芯片和电路板之间的高速连接,以提供电子系统所需的数据带宽的一种新的时代[12]。RocketIO技术包括一下几点：●千兆位收发器技术的可使用第三代技术；●提供了100Mbit/s到3.2gbit/s的工作范围广,支持多速率的应用；●符合最广泛的芯片,背板和光学装置的标准和协议；●收发器达24个；●先进的TX/RX均衡技术。●完整的串行I/O的解决方案。五、DSP48E模块Virtex-5FPGA的DSP的性能优良,DSP48E块可以在500MHz的频率工作,和一个更大的FPGA〔XC5VLX330T最多可以有192DSP48E块,一般的数字信号处理能力的105gmacs能达到惊人,让设计者可以很方便地处理各种设计挑战,数字信号处理,如中间频率和基带下变频信道数目庞大,3G扩频系统的码片速率处理128倍和高分辨率的H.264、MPEG-4编解码算法。该DSP48E块是一个多功能的,粗糙的DSP,使设计者可以有效地提高基于FPGA的DSP系统强大的功能。支持超过40种动态控制运行方式的DSP48E块,包括乘法器,MAC,MAC/3输入加法器,减法器,桶形移位器,多总线多路复用器,各种计数器、比较器。DSP48E块支持加法链结构,可以有效地进行高性能滤波器和复杂的算术运算。六、嵌入式以太网媒体访问控制器〔MAC模块Virtex-5LXTFPGA包括一个内置的以太网连接,具有多达4个以太网媒体访问控制器〔MAC模块。MAC模块性能简介如下：符合V3.E802标准三态EMAC-10／101Mbit/s模式,1001Mbit／s模式,10／101／l001Mbit/s模式可编程的物理层接口〔MⅡ、RGM、GMIIⅡ、SGMⅡ可以实现无缝连接的RocketIO收发器每次最多可以存储1800个逻辑单元适用于网络管理或FPGA远程监测可以提供完整的RocketIO收发器2.2FPGA设计方法一般来说,完整的FPGA设计流程包括RTL设计输入,功能仿真,优化,布局,时序分析,时序仿真,并下载调试测试这几个阶段,如图2.1所示[13]。图2.1FPGA设计流程图Fig2.1FPGAdesignflowchart熟悉FPGA的设计流程,在设计过程中的灵活应用,可以加快工程进度,提高发展质量。2.3XilinxFPGA相关软件介绍使用ISEXilinxFPGA的,是必不可少的设计工具。ISEFPGA可以完成所有的开发过程,包括输入,仿真,设计合成,布局,生成的点文件,配置和在线调试,非常强大。对于大多数的FPGA设计者,你可以使用ISE完成设计任务。ISE是一个集成开发环境,结合实际的大量工具,包括HDL编辑器<HDLEditor>,出口核能发电机〔COREGeneratorSystem,约束编辑器〔ConstraintsEditor>,静态时序分析工具〔StaticTimingAnalyzer,布局规划工具〔FloorPlanner,FPGA编辑工具〔FPGAEditor和功耗分析工具〔XPower,这些工具可以帮助设计师完成设计任务,或提高工作效率。在FPGA设计中,除了使用ISE软件的大部分功能,也可用于第三方仿真工具——ModelSim和Xilinx公司提供在线逻辑分析仪的工具_cllipscopePro。在这里,两个软件,并使用在ISE法相结合做了简单的介绍。2．3．1Modelsim软件虽然ISE还提供了仿真工具ModelSim自身的发展,但最常用的仿真工具的FPGA设计行业,在ModelSim仿真工具的设计经验,仿真速度会更快,而且还提供了功能更齐全。Modelsim是一个独立的ModelSim仿真工具,它不需要其他软件辅助工作时间。在ISE软件集成开发环境Modelsim仿真软件的接口,通过从ISE集成环境接口直接启动Modelsim仿真工具。如果你想从ISE集成开发环境开始进行直接的工具,需要注意以下内容：ISE创建的项目属性,使用modelsiin作为仿真工具修改设置,并且需要正确设置进行安装路径加入ISE的源代码和编译ISE测试夹具和测试台波形工具的使用提供电流设计测试模板〔Testbench,增加激励的设计和测试模板2.3.ChipScopePro提供片上逻辑分析仪功能的FPGA调试,它类似于传统逻辑分析仪的功能,具有这种优势,可以观察到任何信号在FPGA,FPGA调试带来极大的便利,触发条件,数据的宽度和深度的设置也很方便,在实际工作中得到了广泛的应用。XilinxChipscopePro可用于FPGA调试的全系列产品,它仅使用软件与JTAG电缆信号分析。ChipScopePro的主要功能是通过JTAG端口,在线,实时读出信号的FPGA实现。的基本原则是ChipScopeProFPGA和BLOCKRAM内部逻辑的使用,根据用户设定的触发条件将信号保存BLOCKRAM,然后发送到计算机通过JTAG端口,并显示在计算机屏幕上的时间波形。ChipScopePro使用方法如下：一般来说,当用户需要实例化ChipScopePro两种核的设计：一是逻辑分析仪系统的集成〔ILA核心,集成控制器核分析仪的核心,提供触发采集和跟踪功能；二是核集成控制器〔图标核心,集成控制器为核心,负责核心和ILA边界扫描端口通信,一个图标核心可以连接到1~15个核心。ChipScopePro,ILA核心根据用户设定的触发条件捕获数据,然后在图标核心控制,对计算机通过边界扫描端口上传,并给出用ChipScopePro分析仪的信号波形。ChipScopePro包括三种类型：ChipScopeProCoreGenerator、ChipScopeProCoreInserter和ChipScopeProAnalyzer。ChipScopePro两种方法：第一个是ChipScopePro核心与发电机和ChipScopePro分析仪的应用。首先利用ChipScopePro核心发生器来产生所需的IP,输出的HDL文件的结果,它描述了核心的定义和接口〔没有内部的细节；然后根据信息核实情况来设计自己的用户,同时需要观察的信号连接到IP端口,然后综合,布局布线,下载等操作,FPGA的运行可以观察ChipScopePro分析仪波形。第二是ChipScopePro核心的插件和ChipScopePro分析仪的应用。这种方法比较简单,在全面的代码设计,利用ChipScopePro芯插件直接进入的IP核,然后综合,布局,下载操作,术后观察ChipScopeProFPGA中的波形分析仪。由于第二种方法是容易改变和掌握,所以后面部分的逻辑分析线的第二直接进入IP核的方法。

3TS201链接口设计与实现3.1TS20l链接口简介ADSPTS201和ADSPTSL101比较,最明显的环节的改善。的ADSPTS201链路组成一个单一的终端连接到LVDS差分连接模式,通过准双向口完全变为双向通信链路时钟,也可以在连接口中实现时钟速率,导致更高的速度比的ADSPTSL101链接,更高的数据吞吐量,高可靠性。的ADSPTS201有四个独立的全双工链路,提供了一种快速,为处理器的内部或外部数据传输独立的通信机制,它在系统之间通信的方法提供了一种阵列的点,也可以互相使用相同的I/O设备通信协议。在本文中,本章的内容,这是通过在Xilinx的FPGA仿真链路协议,从而实现ADSPts20l和Virtex-5XC5VLX50T之间的高速数据传输,在仿真设计,必须首先对TS201的链接结构的内容,通信协议有一个清晰的了解,从而做出正确的在FPGA的仿真设计。3.1.1ADSPTS201链路口结构每个链接ts20l有两个独立的通道可以同时运行,发射通道和接收通道,它是全双工模式。如图3.1所示,TS201的链接结构,每个环节包括一个发射器和接收器两部分。两个缓冲区的传输信道,和接收缓冲区三,渠道包括lbuftxx,lbufrxx和RX临时缓冲区是128位的高速缓存,和移位寄存器是不能通过软件。图3.1TS201链路口结构Fig3.1TS201linkstructure在实际传输TS201的链接结构,接收过程：ADSPTS201的链路发送缓冲寄存器写入完成数据传输,从接收缓冲寄存器读取数据,完成数据的接收。只要发送移位寄存器是空的,都写的发送缓冲区的数据将被复制到发送移位寄存器,然后发送。只有当接收移位寄存器为空,或接收缓冲区有足够的空间来接收从移位寄存器接收全4话接收数据时,接收只允许输入的数据。连锁经营是最理想的交叉口控制直接从接收缓冲区的数据移动。如果接收缓冲区已满,然后将数据复制到一个临时的接收缓冲区,等待接收缓冲区为空,那么数据到接收从临时接收缓冲区。接收器通过lxacko信号来控制数据流,当lxacko高,该接收机可以接收数据,如果lxacko低,只有最多四个字符为2组〔256位的数据。链路口部分引脚定义如下表所示：表3.1<a>链路口发送通道Tab3.1<a>Linkporttransmissionchannelpinout信号位宽方向说明LxCLKOUTP1输出O链路口发送时钟LVDSPLxCLKOUTN1输出O链路口发送时钟LVDSNLxDATA03-0P4输出O链路口发送数据3~0LVDSPLxDATA03-ON4输出O链路口发送数据3~0LVDSNLxACKI1输入I接收应答,表明接收方准备好继续接收LxBCMPO1输出O块完成标志表3．1<b>链路口接收通道Tab3.1<b>Linkreceivingchannelpinout信号位宽方向说明LxCLKINP1输入I链路口发送时钟LVDSPLxCLKINN1输入I链路口发送时钟LVDSNLxDATA03-0P4输入I链路口发送数据3~0LVDSPLxDATA03-ON4输入I链路口发送数据3~0LVDSNLxACKO1输出O接收应答,表明接收方准备好继续接收LxBCMPI1输入I块完成标志3.1.2ADSPTS201链路口通信协议链路端口通信,无论是传输或接收,可以是1或4位的数据总线,控制3控制信号。1链路口用针lxdatiop/N和lxdato0p/N为数据传输。每个链路口有2个独立通道可以同时通信,发送通道发出数据到外设,接收通道从外设读入数据。如图3.2所示。图3.2通信协议时序图Fig.3.2Link-portcommunicationprotocolsequencediagram链路端口通信协议如下：第一数据〔1或4总是链路时钟〔lxclkoutp上升到发送；最终数据〔1或4总是链路时钟〔lxclkoutp下降沿传输；停止lxclkoutp较低时；至少每4字的传输〔128位。如果你使用4位的模式传输链路口需要16个时钟周期,如果我需要64个时钟周期模式传输链路口。以上介绍是这个最基本通信协议,如果加上LxACKI和LxBCMPO控制信号,则在上述协议基础上加上一些控制。当lxacki检测到高水平,意味着接收缓冲区是空的,传输信道初始化。第一数据的第一个上升沿有效lxclkoutp,最后的数据在时钟的下降沿之前发送链接。当可变传输数据长度,发送者lxbcmpo信号接收数据块传输已经完成。当接收链路标识信息,通知DMA通道的数据块传输完成。然后,DMA通道无论计数器是不是已经完成,和数据块传输操作的实现。在下游的第一lxclkoutp传播的最后一个4字lxbcmpo信号增加,指示块传输完成。在相同的4个词的lxclkoutp复位高下降沿结束。但在协议是lxbcmpo信号使用,发送控制寄存器的LTC板在tbcmpe位控制。3.2FPGA与TS20l硬件连接及可行性分析在TS201链路口设计的FPGA仿真,需要连接到电路板,DSP链路口部分和FPGA,并在后期的调试。把下面的连接图及注意事项进行了：图3.3FPGA与DSP连接关系Fig3.3FPGAandDSPhardwareconnectionADSPTS201链是时钟的LVDS高速数据端口交叉锁,LVDS是单端传输速度越高的比例,传输距离远差分信号标准。在接收机技术要求增加在FPGA端100终端电阻,作为调用差分LVDS模块的结果,自动与100欧姆匹配,所以不要在电路图中加上一个额外的终端电阻的需要。在印刷电路板的连接要注意匹配的问题,以确保所有的数据和时钟线具有相同的延迟。单端信号〔lxacki,lxacko,lxbcmpi和lxbcmpo线不严格要求的PCB,但延迟时间应密切与差分信号。从时钟以下,水平和FPGA仿真设计的可行性。时钟实现了PGA为发送端,不需要特殊的时钟频率的限制,只需要限制,这是不超过TS201内核的最快速度。FPGA作为接收端,只需要用DSP环节配合发送时钟速度。接口传输电路ts20l可以提供DSP核心时钟L1.5,2,或4的频率。在NEX5FPGA,xesium时钟技术可以提供多种时钟管理技术,通过调用时钟管理模块可以在接收端接收DSP链路口的传输频率的时钟。差动级实现———XilinxFPGA通过调用ibufds,ibufgds,obufds和obufgds实现LVDS电平标准。Virtex-5I/O与电气设计规范根据EIA/TIALVDS,以便于系统和电路板设计,可建立基于LVIDSP和FPGA之间的通信标准差s_25水平。和Virtex-5差分单端模块,自动与100欧姆的终端电阻,从而减少了外接电阻。接口数据通信使用DDR数据速率〔双倍数据速率的传输模式,双数据率,在链路时钟的上升沿和下降沿数据锁存器和驱动。因为Virtex-5FPGA逻辑和时间资源丰富,同时发送模块和接收模块,可以方便的实现双数据速率,满足接口数据格式,具体见下一节。3.3FPGA仿真设计利用FPGA和ADSPts20l连接,连接的数据通信,是ADSPTS201的典型应用。链路端口通信有其自己的通信协议,FPGA电路只需要进行与连接端口通信协议,按照设计,可以实现与FPGA通信链路端口。因为有了独立的ADSPTS201的链路发送和接收通道,因此相应的FPGA也需要采用不同的接收电路和发射电路。在本文中,接口数据传输使用4位模式。FPGA发送设计一、发送结构设计接口传输模块逻辑电路主要由两部分组成：发送模块和发送缓冲器模块。发送模块主要是用ADSPTS201LINK口接收通道连接和时钟,数据打包。缓冲器模块配合发送模块的缓冲数据,与其他模块与FPGA的连接和数据传输功能的实现。电路结构如下图所示：图3.4发送设计框图Fig3.4Sendthechainintersectiondesigndiagram链路传输模块主要实现DDR数据,DDR与时钟合成和可选的错误检测和控制功能[14]。DDR数据。链路口的8位并行数据Data[7：O]传输数据,被送往4DDR模块的数据输入,在时钟传输0比特3~上升沿,沿传输4比特~下降7,即每一个时钟周期内完成一个字节的数据传输。时钟生成。发送时钟90度相位时钟txclk90DDR模块的时钟输入,发送时钟使clockoe作为数据输入,产生稳定的不连续的时钟,以满足对时钟和时钟数据链路协议的时序关系需求。错误检查。使能信号tvere,选择错误检查模块的使用。在16个连续的时钟周期〔128位的8位并行数据被传送的积累,和用于校验和字节的低8位的积累,在第十七个时钟周期发送校验和清晰的积累,在第十八时钟发送空字节。16字节传送的数据是唯一的txdata,校验字节的CSUM,空字节共同构成的接口发送数据。接口传输缓冲模块由两部分组成：发送缓冲区和传输控制单元。发送缓冲区主要完成模拟链路口与FPGA内部的数据宽度和速率匹配。通过调用异步FIFO来实现这一功能,不对称。传输控制单元主要是用来控制传送缓冲器FIFO的读写控制,基于lxacki传输链路口的工作状态,并按照先进先出的,相应的lxbcmpo。由于TS201链路协议的规定,为128位的数据传输单元。所以每次发送前检查的缓冲区和lxacki状态,如果没有128位的数据需要发送或lxacki为低的缓冲液,该链路口停止工作,时钟信号为低；否则,链路口开始发送数据的128。二、发送技术实现发送模块设计是控制时钟和数据的关键,并确保它们之间的相位关系,即两个DDR模块生成和相互相匹配。要实现这一功能是使用了FPGA的关键内设有180度的独立双数据速率时钟D触发器一二相位差〔fddrrse。该fddrrse模块具有复位输入R的一组输入的时钟使能输入,CE,两组数据和D0和C0和C1的时钟,D1,和一个数据输出是否发送数据,发送时钟和txclknot高数据,和数据的低；随着时钟,该txclk90not和clockoe,txclk90为低[15]。时钟使用链路传输模块,发送时钟,txclknot,txclk90和txclk90not是DCM模块提供了。为66米板输入时钟,通过全局时钟引脚接入DCM后,链接发送时钟的需要和时钟相位变换,从而保证传输数据和时钟的稳定性的方法。发送缓冲区只需要调用X和慷慨,出口核产生所需的FIFO。但应注意到传输链路和FPGA内部逻辑之间的连接问题,例如内部的数据宽度,和内部时钟频率的使用。传输控制单元,控制逻辑是由Verilog总是模块实现,在总的模块,通过各种各样的状态变换实现FIFO读写使能和各种控制信号的变化。三、仿真测试在XC5VLX50T函数模拟传动链路口,输出的8位并行数据data_for_tx通过DDR模块发送缓冲区,通过转换,0bufds,输出所需的差分数据和差分时钟。从功能仿真图,可以看到发送链接完成的功能是正确的。图3.5发送链路口功能仿真图Fig3.5Sendlinkfunctionalsimulation下图显示的布局,图形仿真接口定时发送,从图中可以看到,布局布线,时钟和数据通信稍移,但不影响功能的实现。图3.6发送链路口布局布线后时序仿真Fig3.6Simulationtimingtransmissionchainintersectionafterthewiringlayout3.3.2FPGA一、接收链路口的设计结构链路接收模块的逻辑电路主要由两部分组成：接收模块和接收缓冲模块。接收模块用于ADSPts20l和链路传输通道接口,时钟,数据包处理。接收缓冲区模块用于将接收模块的缓冲数据,与其他模块与FPGA的连接和数据传输功能的实现。电路结构如下图所示的[16]：圈37接收链路口设计框图Fig.3.7Receivechainintersectiondesigndiagram链路接收模块主要用于实现DDR数据接收和可选的纠错控制等。DDR数据。链路口的8位并行数据Data[7：O]传输数据,被送往4DDR模块的数据输入,在时钟传输0比特3~上升沿,沿传输4比特~下降7,即每一个时钟周期内完成一个字节的数据传输。错误检查。选择错误检查模块的使用,16个连续的时钟周期的8位并行数据接收数据〔RXDATA输出到接收缓冲区,并计算16个周期的数据添加本地校验。计算出的校验和比较收到的8位数据第十七次,如果比较结果相同,那么错误标志低电流128位的接收的数据是正确的；否则err_flag在高层次上,报告处理模块。接收缓冲区主要完成模拟链路口与FPGA内部的数据宽度和速率匹配。通过调用异步FIFO来实现这一功能,不对称。接收控制单元主要是用来控制传送缓冲器FIFO的读写,并根据FIFO的现状,给出了lxacko水平的变化。由于TS201链路协议的规定,ACK信号为低电平,接收链路仍能继续接受256位数据。所以应该接收缓冲区的实时检测,如果缓冲区无法继续接受256位的数据,然后lxacko信号变为低电平,表示接收缓冲区的"全",DSP发送者不能继续发送数据；否则,DSP信号保持高水平,使DSP发送端发送数据。二、接收链路技术关键接收模块的设计是基于接口接收协议数据传输,并根据不连续的链路口时钟给接收缓冲区的读写控制标志。要实现这一功能是对两级数据接收缓冲区使用的关键组装和保存。链路协议发送数据的接口,时钟的上升沿和下降沿4位数据同时传输,链传动是至少在这128位的数据,所以在宽度数据缓冲模块raml6x1d打8深度为16位1bit。然后统一的本地时钟local_clk读出的数据存储。第二接收缓冲区生成只需要调用IP核Xilinx,产生所需的FIFO。但要注意之间的接收与FPGA内部逻辑链连接的连接问题,例如内部的数据宽度,和内部时钟频率的使用。按照先进先出的旗帜标志位,有效地给lxacko变化。接收控制单元的设计点,这是有效的数据读写控制。在这个模块,主要是基于不连续的链路口时钟没有设计,以确定在有效的读写操作。三、接收链路口仿真测试XC5VLX50T模拟在接收链交叉功能。接收模块通过ibufds输入差分转换数据和时钟为单端数据和时钟。通过两级缓冲机制将接收接口协议数据拼接,造成8位并行数据RXDATA,和RXDATA和链接的价值直接接收数据是相同的。从功能的模拟,我们可以看到接收链路口的功能是正确的。图38功能仿真图Fig3.8Receivinglinkportsimulationdiagram对于链在接收部分,实际测试需要调试和DSP相匹配,DSP链路来发送数据,FPGA模拟接收部分。在实际的测试中,连接多发4e4e4e4e和e4e4e4e4数据,ChipScope软件是用来捕获的实际结果[18]。图39在线分析图Fig3.9Analysisdiagramlogicreceivedonlinelink3.4实际硬件调试高速链路端口硬件调试方案实际的硬件设计方案,利用回路调试,即ts20l第一发送模块发送的时钟和数据,FPGA链接收数据,将发送缓冲区有着内在的联系,然后通过FPGA传输模块传送到外部的DSP,由DSP接收外部ts20l。然后发送数据和接收数据接收模块,FPGA的启动环节,将存储在接收缓冲器的数据；然后开始FPGA路段和交叉口,高速链的FPGA设计。DSP通过DMA接口通信方式,通过发送缓冲区和DSP接收缓冲区的数据,因此实际的硬件测试。实际操作过程如下所示：图3.10链路口硬件调试说明图Fig3.10Linkofhardwaredebuggingillustration实际硬件调试中注意事项一、FPGA注意事项在实际的硬件连接,除了相应的引脚的FPGA部分连接的步行板对应于DSP引脚的线,还要特别注意分配链交叉时钟管脚。最好的时钟信号分配到bank4Bank3和全局时钟引脚,所以做的时钟线将通过全局时钟网络,获得更好的稳定性。此外,在FPGA仿真接收链路功能,要求的接收时钟和数据的一部分,以确保接收链路时钟能正确的样本数据。时序约束部分程序如下：‘NET"lx_clkin_p"TNM_NET=lx_clkin_p;‘TIMESPECTS_lx_clkin_p=PERIOD"lx-clkin_p"115.5MHzHIGH50%;‘NET"lx_clkin_n"TNM_NET=lx_clkin_n;‘TIMESPECTS_lx_clkin_p=PERIOD"lx-clkin_n"TS_lx_clkin_pPHASE4.329nsHIGH50%;‘OFFSET=IN2nsvalid3.5nsBEFORE"lx_clkin_p";二、DSP注意事项部分DSP链路口是自动初始化后,启动电源复位,没有额外的软件控制。但当DSP与FPGA的连接,并在某些情况下,系统可以完成自动初始化函数,并且需要在DSP软件初始化链接。在接收部分DSP链,如果你想复位后正常使用,需要一个初始化的握手信号一般。但在通用DSP与DSP直接互连系统,是完成初始化函数西李引脚,的结束初始化这个引脚释放块完成标志后。当DSP与FPGA和DSP接收,销不再完整的初始化任务,因此系统必须通过软件初始化。软件的初始化是通过改变接收控制寄存器lrctlx相应的功能实现。在这里,它是功能介绍：如果REN=1,链路接收部分可以,但强制初始化链接是禁止的。如果REN=0,RINIF=0,链路接收部分和连接力初始化是禁止的。如果REN=0,RINIF=1,而RINIV=0,链路接收部分是被禁止的,和链路初始化被迫0。这个职位相当于使用lxbcmpi初始化时间,lxbcmpi=0。如果REN=0,RINIF=l,而RINIV=l,链路接收部分是被禁止的,和链路初始化被迫1。这个职位相当于使用lxbcmpi初始化时间,lxbcmpi=L.所以,实现软件的初始化,处理器应该达到以下操作：l、首先写REN=0,RINIF=1,RINIV=1,初始化链路接收部分2、再写REN=1,链路口接收使能以上操作步骤,在VisualDSP++软件中对应程序为：yr0=0xDO;;LRCTL0=yr0;;yr0=0x11;;LRCTL0=yr0;;4B3GTDD系统中RocketIO接口资源需求分析与设计在系统AP端和MT端的实现方案和机器翻译终端硬件,系统分为多个模块,每个模块分别采用一块基于ATCA架构板,模块之间的物理连接,基于ATCA架构背板连接,和各模块之间的互连的数据传输协议的基础上的串行RocketIO收发器,使用FPGA芯片的每个模块的模块的设计选择的〔当然有足够的RocketIO资源是必要条件,在上行链路基带接收机,信道处理芯片的选择模块解码是v2p100,空时解码模块采用v2p70,下行多天线传输模块采用vc2vp70,项目团队负责与XC2VP20MAC接口模块的一部分。每个模块板分别由各大学合作完成,单独调试整个变调后。基站的AP硬件平台的体系结构由多个天线接收板,交换/时计时板,基带接收板,MAC接口板,基带传输/板,多天线传输板。APRocketIO表4.1中的资源需求；表4.1AP内部各功能单板模块间互联需求表Tab4.1Thefunctionoftheinternalboardmoduleinterconnectionrequirementslist源板方向目板链路数每链路RocketIO数连接类型多天线接收板——>交换/时频时序板34基带信号交换/时频时序板——>基带接收板34基带信号基带接收板<——>MAC处理/接口板31基带数据/控制MAC处理/接口板<——>基带接收板11基带数据/控制基带接收板——>多天线发送板32基带信号MAC处理/接口板<——>多天线发送板11控制MAC处理/接口板<——>多天线接收板31控制基带接收板<——>基带接收板31信号注：每个MGT〔RocketIO均工作在2GBPS<参考时钟100Mhz>表4.2MT内部各功能单板模块间互联需求表Tab4.2Thefunctionoftheinternalboardmoduleinterconnectionrequirementslist源板方向目板链路数每链路RocketIO数连接类型多天线接收板——>基带接收板41基带信号基带接收板<——>MAC处理/接口板11基带数据/控制MAC处理/接口板<——>基带接收板11基带数据/控制基带接收板——>多天线发送板21基带信号MAC处理/接口板<——>多天线发送板11控制MAC处理/接口板<——>多天线接收板11控制基带接收板<——>基带接收板23信号注：每个MGT〔RocketIO均工作在2GBPS<参考时钟100Mhz>移动站〔MT硬件平台的体系结构由多个天线接收板,基带接收板,MAC/接口板。因为整个B3GTDD实验系统的硬件平台由几个大学合作建设,我们根据所分配的部分功能模块的功能,同时,本文主要集中在与高速接口的实现研究,B3GTDD系统,因此,本文的具体硬件不为了实现特定的选择和设计分析整个系统,但这个选择MAC接口板件为例,介绍了具体的设计和数据传输的配置方法。MAC接口板和其他模块的基本接口,因此,它是本系统的模块,即使转移是一个重要的模块,这个模块是由华中科技大学电信系负责,目前该项目仍在测试板的阶段,因此并没有与B3GTDD系统提前所需的资源,完全按照与结构设计。MAC接口处理测试板的RocketIO接口部分涉及的板级硬件设计主要是时钟模块和数据接收接口,其他部分可以为这两个部分,图4.5的电路图4.6的内部配置编程。图4.5外围时钟电路Fig4.5RocketIOperipheralclockcircuitboardintheXC2VP20experiment图4.6引发引脚接口图Fig4.6XC2VP20experimentalboardoftheRocketIOtriggerpininterfacediagram在硬件电路试验板的设计采用四RocketIO收发器接口资源,另一个是RocketIO收发器的预订,在测试板上调试完成时使用的下一阶段的发展后；测试板有四个时钟产生电路,100MHz的时钟频率,RocketIO模块20的频率范围内,单通道达到2Gbps数据传输率,与1个时钟电路试验板,另三作为资源预留。RocketIO收发单元的配置可以通过编程来完成配置。在多个模块的RocketIO收发模块是可以或可以调整的主要模块,CRC校验模块,8B/10B编解码,FIFO,接受弹性缓冲,信道绑定,和时钟校正处理器,在最终的系统的应用,需要反复的仿真和测试,以满足系统要求可靠性,可用性和系统的适用性。由于涉及多种合作目前具体接口协议尚未完全定义单元的设计方法可参阅节,这里介绍了RocketIO特定的配置可以在下一章仿真与试验段的理解。5B3GTDD系统MAC层高速串口实现与仿真测试对B3GTDD系统实验平台的总体架构的介绍和每个模块划分后,华中科技大学研究院负责部分和MAC处理板的实现模块,主要工作内容和实施RocketIO的设计,和turbo解码器的设计实现,PCI桥设计〔64位66.3MHz,实现了几个大亿单元以太网驱动程序。这部分是数据传输的设计与实现。因此,本章将AP作为对B3GTDD实验系统的MAC接口板的实现策略作一简要的介绍一个例子,测试板对板,配置,模拟的RocketIO接口互连测试。5.1B3GTDD系统MAC处理接口板实现策略。MAC及高层协议设计目标〔1为上层提供数据传输服务必须能够适应动态变化的数据率范围宽〔8kbps50Mbps和不同类型的交通需求〔如可靠的,可靠的和不可靠的；〔2无线资源分配策略必须适应分组数据传输的特点,可以实现多用户复用的利用效率提高系统的用户容量和无线信道；〔3支持多业务和多用户的QoS控制是实现IPQoS映射；〔4各种业务实现多用户多业务条件都满意的服务质量,实现更高的无线资源的利用率；〔5通过可以实现IP接入链路层切换；〔6自适应调制和编码模式的选择和自适应天线选择的下行链路物理层实现。架构设计由于AP端和MT端和MAC处理板功能的机器翻译终端类似,只有机器翻译端结构相对简单,所以下面我们主要通过MAC处理板的实现和测试AP端为例进行了分析。MMAC层算法处理由软件完成的成本,项目团队负责硬件主要负责MAC/接口的硬件平台板设计的处理,主要工作如下：实现RocketIO的设计,和turbo解码器的设计实现,PCI设计和公路桥梁实施〔64位66.3MHz,亿单元以太网驱动[19]。设计的AP端的MAC接口/处理硬件平台如下；〔1商业计算机CPCI6U作为集成解决方案的核心设计；〔2独立设计符合AdvancedTCA协议前插板〔有源主板,主要的商业和工业板与总线连接的RocketIO；〔3与PCI桥的RocketIO创作者和RocketIOPHY和其他相关电路的有源主板。图5.1AP端MAC处理/接口板整体框图Fig5.1ThewholeblockdiagramofAPendMAC/interfaceboard模块选型1.MAC高层协议处理模块<1>模块选择处理能力要求:>1800MIPS需带有千兆以太网口64位PCI总线体积小能垂直放入到机柜中模块选型在性能,成本和开发周期MAC协议处理模块采用了飞思卡尔半导体公司MPC8540开发板,包括其主要性能：1850MIPS的800兆赫；1pc2700ddrsdram-sodimm槽可以达到1GBddr-sodimm；210/100/1000mbpsrj45以太网接口；1/10/100Mbps的RJ45以太网接口；1位/66MHzPCI金手指连接器1的RS-232串行端口。2.数据转接模块〔1PCI桥接器件PCI桥接芯片PCI9656PLX公司,这是一个64位PCI6600万/-13／32位局部总线桥接芯片。〔2FPGA芯片由于高速串行接口的ATCA我们的习惯,考虑设计周期和成本,在Xilinx公司的RocketIO。FPGA芯片采用XilinxXC2VP20,资源主要如下：8的RocketIO核心模块；逻辑单元9280和20880；最大可用散装1584kbRAM；8例DCM〔时钟管理模块；2的PowerPC405核心。目前已经完成了数据接口模块测试板设计与生产该板PCB图TOP层和BOTTOM层见本文最后附录23下面我们将以此板为调试板进行MAC处理板RocketIO接口仿真与测试分析。5.2RocketIO接口仿真与测试RocketIO接口仿真在FPGA设计中,仿真是贯穿整个设计过程,最终的设计是保证正确运行的关键,ise6集成设计与开发的工具,在模拟设计工具不可用,因此,需要使用modlesim仿真完成了功能仿真和时序仿真。ISE6.1和ModelSim工具看文件,这将不详细说明。"仿真是设计HDL代码仿真直接,是描述这种逻辑函数设计保证是正确的,"以确保设计的电路能够在正确的顺序模拟工作"。本节将介绍ISE6.1和Modelsim仿真方法和步骤,串行收发器RocketIO。客户管理模块运行ISE6.1开发环境选择Project->NewSource；选择IPCoregen&ArchitectureWizard输入模块名称MGT_Module；打开I/OInterface文件夹选择RocketIO；使用自定义的习俗,为选择收发器,定义了数据的宽度为2的数据宽度；因为我们使用3.125Gbps的数据传输速率〔使用2Gbps实际测试,所以选择的brefclk/brefclk2时钟输入,其他均采用系统默认值。进入Transmittersetup设置完所有的默认值。进入ReceiverCommaDetectSetup设置后也采用默认值。进入Receiversetup设置后选择8B/10B编码不选择CRC。进入接收机时钟校正设置,设置时钟校正序列的时钟校正序列长度为2字节clk_cor_seq_1_1=00110111100和clk_cor_seq_1_2=00010010101固定的顺序。进入接收机信道绑定设置设置通道绑定0不是单通道串口收发数据传输率结合渠道已经能够满足传输要求。点击完成即生成MGT模块,模块名MGT_Module。定制DCM模块选择IPCoregen&ArchitectureWizard输入模块名称DCM_Module；下一步打开Clocking文件夹选择SingleDCM；在输入参数来选择时钟参数和系统的输入和输出信号的时钟乘法器2Gbps数所需的数据传输速率为20,所以输入时钟频率为100MHz的设计。CLKINSource设置成Internal即不需要自动分配全局时钟输入脚。点击完成即生成DCM模块模块名DCM_Module。3.建立顶层文件创建一个mgt_design_top。V文件,和mgt_module和dcm_module模块的