数字电子技术教案2

数字电子技术第3章时序逻辑电路学习要点：触发器的逻辑功能及使用时序电路的分析方法和设计方法计数器、寄存器等中规模集成电路的逻辑功能和使用方法第3章时序逻辑电路3.1触发器3.2时序逻辑电路的分析与设计方法3.3计数器3.4寄存器3.5顺序脉冲发生器3.6随机存取存储器(ROM)退出3.1触发器3.1.1基本RS触发器3.1.2同步触发器3.1.3主从触发器退出3.1.4边沿触发器3.1.5不同类型触发器间的转换触发器是构成时序逻辑电路的基本逻辑部件。它有两个稳定的状态：0状态和1状态；在不同的输入情况下，它可以被置成0状态或1状态；当输入信号消失后，所置成的状态能够保持不变。所以，触发器可以记忆1位二值信号。根据逻辑功能的不同，触发器可以分为RS触发器、D触发器、JK触发器、T和T´触发器；按照结构形式的不同，又可分为基本RS触发器、同步触发器、主从触发器和边沿触发器。3.1.1基本RS触发器电路组成和逻辑符号信号输入端，低电平有效。信号输出端，Q=0、Q=1的状态称0状态，Q=1、Q=0的状态称1状态，工作原理RSQ10011

00①R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1；再由S=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都将变成0状态，这种情况称将触发器置0或复位。R端称为触发器的置0端或复位端。0110RSQ100②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1；再由R=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都将变成1状态，这种情况称将触发器置1或置位。S端称为触发器的置1端或置位端。0

111110③R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保持原有状态不变，即原来的状态被触发器存储起来，这体现了触发器具有记忆能力。RSQ1000111

1不变100011RSQ10001111不变0

0不定？④R=0、S=0时：Q=Q=1，不符合触发器的逻辑关系。并且由于与非门延迟时间不可能完全相等，在两输入端的0同时撤除后，将不能确定触发器是处于1状态还是0状态。所以触发器不允许出现这种情况，这就是基本RS触发器的约束条件。特性表（真真值表）现态：触发发器接收输输入信号之之前的状态态，也就是是触发器原原来的稳定定状态。次态：触发发器接收输输入信号之之后所处的的新的稳定定状态。次态Qn+1的卡诺图特性方程触发器的特特性方程就就是触发器器次态Qn+1与输入及现现态Qn之间的逻辑辑关系式状态图描述触发器器的状态转转换关系及及转换条件件的图形称称为状态图图01×1/1×/10/01/①当触发器处在0状态，即Qn=0时，若输入信号＝01或11，触发器仍为0状态；RS②当触发器处在1状态，即Qn=1时，若输入信号＝10或11，触发器仍为1状态；RSRS若＝10，触发器就会翻转成为1状态。RS若＝01，触发器就会翻转成为0状态。波形图反映触发器器输入信号号取值和状状态之间对对应关系的的图形称为为波形图RSQQ置1置0置1置1置1保持不允许基本RS触发器的特特点（1）触发器的的次态不仅仅与输入信信号状态有有关，而且且与触发器器的现态有有关。（2）电路具有有两个稳定定状态，在在无外来触触发信号作作用时，电电路将保持持原状态不不变。（3）在外加触触发信号有有效时，电电路可以触触发翻转，，实现置0或置1。（4）在稳定状状态下两个个输出端的的状态和必必须是互补补关系，即即有约束条条件。在数字电路路中，凡根根据输入信信号R、S情况的不同同，具有置置0、置1和保持功能能的电路，，都称为RS触发器。集成基本RS触发器EN＝1时工作EN＝0时禁止1S2S3.1.2同步触发器器1、同步RS触发器RSCP＝0时，R=S=1，触发器保持原来状态不变。CP＝1时，工作情情况与基本本RS触发器相同同。特性表特性方程CP=1期间有效主要特点波形图（1）时钟电平平控制。在在CP＝1期间接收输输入信号，，CP＝0时状态保持持不变，与与基本RS触发器相比比，对触发发器状态的的转变增加加了时间控控制。（2）R、S之间有约束束。不能允允许出现R和S同时为1的情况，否否则会使触触发器处于于不确定的的状态。不变不变不变不变不变不变置1置0置1置0不变2、同步JK触发器CP=1期间有效将S=JQn、R=KQn代入同步RS触发器的特性方程，得同步JK触发器的特性方程：特性表JK=00时不变JK=01时置0JK=10时置1JK=11时翻转状态图波形图在数字电路中中，凡在CP时钟脉冲控制制下，根据输输入信号J、K情况的不同，，具有置0、置1、保持和翻转转功能的电路路，都称为JK触发器。3、同步D触发器（D锁存器）CP=1期间有效将S=D、R=D代入同步RS触发器的特性方程，得同步D触发器的特性方程：状态图波形图在数字电路中中，凡在CP时钟脉冲控制制下，根据输输入信号D情况的不同，，具有置0、置1功能的电路，，都称为D触发器。集成同步D触发器CP1、2CP3、4POL＝1时，CP＝1有效，锁存的内容是CP下降沿时刻D的值；POL＝0时，CP＝0有效，锁存的内容是CP上升沿时刻D的值。3.1.3主从触发器1、主从RS触发器工作原理（1）接收输入信号过程CP=1期间：主触发器控制门G7、G8打开，接收输入信号R、S，有：

从触发器控制门G3、G4封锁，其状态保持不变。1001（2）输出信号过程CP下降沿到来时，主触发器控制门G7、G8封锁，在CP=1期间接收的内容被存储起来。同时，从触发器控制门G3、G4被打开，主触发器将其接收的内容送入从触发器，输出端随之改变状态。在CP=0期间，由于主触发器保持状态不变，因此受其控制的从触发器的状态也即Q、Q的值当然不可能改变。CP下降沿到来时有效特性方程逻辑符号电路特点主从RS触发器采用主主从控制结构构，从根本上上解决了输入入信号直接控控制的问题，，具有CP＝1期间接收输入入信号，CP下降沿到来时时触发翻转的的特点。但其其仍然存在着着约束问题，，即在CP＝1期间，输入信信号R和S不能同时为1。2、主从JK触发器代入主从RS触发器的特性性方程，即可可得到主从JK触发器的特性性方程：将主从JK触发器没有约约束。特性表时序图电路特点逻辑符号①主从JK触发器采用主主从控制结构构，从根本上上解决了输入入信号直接控控制的问题，，具有CP＝1期间接收输入入信号，CP下降沿到来时时触发翻转的的特点。②输入信号J、K之间没有约束束。③存在一次变化化问题。带清零端和预预置端的主从从JK触发器RD=0，直接置001111001SD=0，直接置110001111带清零端和预预置端的主从从JK触发器的逻辑辑符号集成主从JK触发器低电平有效低电平有效CP下降沿触发与输入主从JK触发器的逻辑辑符号主从JK触发器功能完完善，并且输输入信号J、K之间没有约束束。但主从JK触发器还存在在着一次变化化问题，即主主从JK触发器中的主主触发器，在在CP＝1期间其状态能能且只能变化化一次，这种种变化可以是是J、K变化引起，也也可以是干扰扰脉冲引起，，因此其抗干干扰能力尚需需进一步提高高。3.1.4边沿触发器1、边沿D触发器工作原理（1）CP＝0时，门G7、G8被封锁，门G3、G4打开，从触发器的状态取决于主触发器Q=Qm、Q=Qm，输入信号D不起作用。（2）CP＝1时，门G7、G8打开，门G3、G4被封锁，从触发器状态不变，主触发器的状态跟随输入信号D的变化而变化，即在CP＝1期间始终都有Qm=D。下降沿时刻有效（3）CP下降沿到来时，封锁门G7、G8，打开门G3、G4，主触发器锁存CP下降时刻D的值，即Qm=D，随后将该值送入从触发器，使Q=D、Q=D。（4）CP下降沿过后，主触发器锁存的CP下降沿时刻D的值被保存下来，而从触发器的状态也将保持不变。综上所述，边沿D触发器的特性方程为：边沿D触发器没有一一次变化问题题。逻辑符号集成边沿D触发器注意：CC4013的异步输入端端RD和SD为高电平有效效。CP上升沿触发2、边沿JK触发器CP下降沿时刻有有效边沿JK触发器的逻辑辑符号边沿JK触发器的特点点①边沿触发，，无一次变化化问题。②功能齐全，，使用方便灵灵活。③抗干扰能力力极强，工作作速度很高。。集成边沿JK触发器①74LS112为CP下降沿触发。。②CC4027为CP上升沿触发，，且其异步输输入端RD和SD为高电平有效效。注意3.1.5不同类型触发发器之间的转转换转换步骤：（1）写出已有触触发器和待求求触发器的特特性方程。（2）变换待求触触发器的特性性方程，使之之形式与已有有触发器的特特性方程一致致。（3）比较已有和和待求触发器器的特性方程程，根据两个个方程相等的的原则求出转转换逻辑。（4）根据转换逻逻辑画出逻辑辑电路图。转换方法：利用令已有触触发器和待求求触发器的特特性方程相等等的原则，求求出转换逻辑辑。1、将JK触发器转换为为RS、D、T和T＇触发器JK触发器→RS触发器RS触发器特性方方程变换RS触发器的特性性方程，使之之形式与JK触发器的特性性方程一致：：比较，得：电路图JK触发器→D触发器写出D触发器的特性性方程，并进进行变换，使使之形式与JK触发器的特性性方程一致：：与JK触发器的特性性方程比较，，得：电路图JK触发器→T触发器在数字电路中中，凡在CP时钟脉冲控制制下，根据输输入信号T取值的不同，，具有保持和和翻转功能的的电路，即当当T＝0时能保持状态态不变，T＝1时一定翻转的的电路，都称称为T触发器。特性表逻辑符号T触发器特性方方程：与JK触发器的特性性方程比较，，得：电路图状态图时序图JK触发器→T＇触发器在数字电路中中，凡每来一一个时钟脉冲冲就翻转一次次的电路，都都称为T＇触发器。特性表逻辑符号T＇触发器特性方方程：与JK触发器的特性性方程比较，，得：电路图变换T＇触发器的特性性方程：状态图时序图2、将D触发器转换为为JK、T和T＇触发器D触发器→JK触发器D触发器→T触发器D触发器→T＇触发器本节小结：

触发器是数字电路的极其重要的基本单元。触发器有两个稳定状态，在外界信号作用下，可以从一个稳态转变为另一个稳态；无外界信号作用时状态保持不变。因此，触发器可以作为二进制存储单元使用。触发器的逻辑功能可以用真值表、卡诺图、特性方程、状态图和波形图等5种方式来描述。触发器的特性方程是表示其逻辑功能的重要逻辑函数，在分析和设计时序电路时常用来作为判断电路状态转换的依据。各种不同逻辑功能的触发器的特性方程为：RS触发器：Qn+1=S+RQn，其约束条件为：RS＝0JK触发器：Qn+1=JQn+KQnD触发器：Qn+1=DT触发器：Qn+1=TQn+TQnT＇触发器：Qn+1=Qn同一种功能的触发器，可以用不同的电路结构形式来实现；反过来，同一种电路结构形式，可以构成具有不同功能的各种类型触发器。3.2时序逻辑电路路的分析与设设计方法3.2.1时序逻辑电路路概述退出3.2.2时序逻辑电路路的分析方法法3.2.3时序逻辑电路路的设计方法法3.2.1时序逻辑电路路概述1、时序电路的的特点时序电路在任任何时刻的稳稳定输出，不不仅与该时刻刻的输入信号号有关，而且且还与电路原原来的状态有有关。2、时序电路逻逻辑功能的表表示方法时序电路的逻逻辑功能可用用逻辑表达式式、状态表、、卡诺图、状状态图、时序序图和逻辑图图6种方式表示，，这些表示方方法在本质上上是相同的，，可以互相转转换。逻辑表达式有有：输出方程状态方程激励方程3、时序电路的的分类（1）根据时钟钟分类同步时序电路路中，各个触触发器的时钟钟脉冲相同，，即电路中有有一个统一的的时钟脉冲，，每来一个时时钟脉冲，电电路的状态只只改变一次。。异步时序电路路中，各个触触发器的时钟钟脉冲不同，，即电路中没没有统一的时时钟脉冲来控控制电路状态态的变化，电电路状态改变变时，电路中中要更新状态态的触发器的的翻转有先有有后，是异步步进行的。（2）根据输出分类类米利型时序电电路的输出不不仅与现态有有关，而且还还决定于电路路当前的输入入。穆尔型时序电电路的其输出出仅决定于电电路的现态，，与电路当前前的输入无关关；或者根本本就不存在独独立设置的输输出，而以电电路的状态直直接作为输出出。电路图时钟方程、驱驱动方程和输输出方程状态方程状态图、状态态表或时序图图判断电路逻辑辑功能12353.2.2时序逻辑电路路的分析方法法时序电路的分分析步骤：计算4例时钟方程：输出方程：输出仅与电路路现态有关，，为穆尔型时时序电路。同步时序电路路的时钟方程程可省去不写写。驱动方程：1写方程式2求状态方程JK触发器的特性性方程：将各触发器的的驱动方程代代入，即得电电路的状态方方程：3计算、列状态态表000001010011100101110111001011101111000010100110000011004画状态图、时时序图状态图5电路功能时序图有效循环的6个状态分别是是0～5这6个十进制数字字的格雷码，，并且在时钟钟脉冲CP的作用下，这这6个状态是按递递增规律变化化的，即：000→001→011→111→→110→100→000→…所以这是一个个用格雷码表表示的六进制制同步加法计计数器。当对对第6个脉冲计数时时，计数器又又重新从000开始计数，并并产生输出Y＝1。例输出方程：输出与输入有有关，为米利利型时序电路路。同步时序电路路，时钟方程程省去。驱动方程：1写方程式2求状态方程T触发器的特性性方程：将各触发器的的驱动方程代代入，即得电电路的状态方方程：3计算、列状态态表45电路功能由状态图可以以看出，当输输入X＝0时，在时钟脉脉冲CP的作用下，电电路的4个状态按递增增规律循环变变化，即：00→01→→10→11→00→……当X＝1时，在时钟脉脉冲CP的作用下，电电路的4个状态按递减减规律循环变变化，即：00→11→→10→01→00→……可见，该电路路既具有递增增计数功能，，又具有递减减计数功能，，是一个2位二进制同步步可逆计数器器。画状态图时序序图例电路没有单独独的输出，为为穆尔型时序序电路。异步时序电路路，时钟方程程：驱动方程：1写方程式2求状态方程D触发器的特性性方程：将各触发器的的驱动方程代代入，即得电电路的状态方方程：3计算、列状态态表45电路功能由状态图可以以看出，在时时钟脉冲CP的作用下，电电路的8个状态按递减减规律循环变变化，即：000→111→110→101→→100→011→010→001→000→→…电路具有递减减计数功能，，是一个3位二进制异步步减法计数器器。画状态图、时时序图设计要求原始状态图最简状态图画电路图检查电路能否否自启动12463.2.3时序逻辑电路路的设计方法法时序电路的设设计步骤：选触发器，求求时钟、输出出、状态、驱驱动方程5状态分配3化简例1建立原始状态态图设计一个按自自然态序变化化的7进制同步加法法计数器，计计数规则为逢逢七进益，产产生一个进位位输出。状态化简2状态分配3已经最简。已是二进制状状态。4选触发器，求求时钟、输出出、状态、驱驱动方程因需用3位二进制代码码，选用3个CP下降沿触发的的JK触发器，分别别用FF0、FF1、FF2表示。由于要求采用用同步方案，，故时钟方程程为：输出方程：状态方程不化简，以便便使之与JK触发器的特性性方程的形式式一致。比较，得驱动动方程：电路图图5检查电电路能能否自自启动动6将无效效状态态111代入状状态方方程计计算：：可见111的次态态为有有效状状态000，电路路能够够自启启动。。设计一一个串串行数数据检检测电电路，，当连连续输输入3个或3个以上上1时，电电路的的输出出为1，其它它情况况下输输出为为0。例如如：输入X101100111011110输入Y000000001000110例1建立原原始状状态图图S0S1S2S3设电路路开始始处于于初始始状态态为S0。第一次次输入入1时，由由状态态S0转入状状态S1，并输出出0；1/0X/Y若继续续输入入1，由状状态S1转入状状态S2，并输出出0；1/0如果仍仍接着着输入入1，由状状态S2转入状状态S3，并输出出1；1/1此后若若继续续输入入1，电路路仍停停留在在状态态S3，并输出出1。1/1电路无无论处处在什什么状状态，，只要要输入入0，都应应回到到初始始状态态，并并输出出0，以便便重新新计数数。0/00/00/00/0原始状状态图图中，，凡是是在输输入相相同时时，输输出相相同、、要转转换到到的次次态也也相同同的状状态，，称为为等价价状态态。状状态化化简就就是将将多个个等价价状态态合并并成一一个状状态，，把多多余的的状态态都去去掉，，从而而得到到最简简的状状态图图。状态化化简2状态分分配3所得原原始状状态图图中，，状态态S2和S3等价。。因为为它们们在输输入为为1时输出出都为为1，且都都转换换到次次态S3；在输入入为0时输出出都为为0，且都都转换换到次次态S0。所以它它们可可以合合并为为一个个状态态，合合并后后的状状态用用S2表示。。S0=00S1=01S2=104选触发发器，，求时时钟、、输出出、状状态、、驱动动方程程选用2个CP下降沿沿触发发的JK触发器器，分分别用用FF0、FF1表示。。采用用同步步方案案，即即取：：输出方方程状态方方程比较，，得驱驱动方方程：：电路图图5检查电电路能能否自自启动动6将无效效状态态11代入输输出方方程和和状态态方程程计算算：电路能能够自自启动动。例设计一一个异异步时时序电电路，，要求求如右右图所所示状状态图图。4选触发发器，，求时时钟、、输出出、状状态、、驱动动方程程选用3个CP上升沿沿触发发的D触发器器，分分别用用FF0、FF1、FF2表示。。输出方方程次态卡卡诺图图时钟方方程：：FF0每输入入一个个CP翻转一一次，，只能能选CP。选择时时钟脉脉冲的的一个个基本本原则则：在在满足足翻转转要求求的条条件下下，触触发沿沿越少少越好好。FF1在t2、t4时刻翻转，可选Q0。FF2在t4、t6时刻翻转，可选Q0。电路图图5检查电电路能能否自自启动动6将无效效状态态110、111代入输输出方方程和和状态态方程程计算算：电路能能够自自启动动。特性方方程：：本节小结：：时序电路的的特点是：：在任何时时刻的输出出不仅和输输入有关，，而且还决决定于电路路原来的状状态。为了了记忆电路路的状态，，时序电路路必须包含含有存储电电路。存储储电路通常常以触发器器为基本单单元电路构构成。时序电路可可分为同步步时序电路路和异步时时序电路两两类。它们们的主要区区别是，前前者的所有有触发器受受同一时钟钟脉冲控制制，而后者者的各触发发器则受不不同的脉冲冲源控制。。时序电路的的逻辑功能能可用逻辑辑图、状态态方程、状状态表、卡卡诺图、状状态图和时时序图等6种方法来描描述，它们们在本质上上是相通的的，可以互互相转换。。时序电路的的分析，就就是由逻辑辑图到状态态图的转换换；而时序序电路的设设计，在画画出状态图图后，其余余就是由状状态图到逻逻辑图的转转换。3.3计数器3.3.1二进制计数数器退出3.3.2十进制计数数器3.3.3N进制计数器器在数字电路路中，能够够记忆输入入脉冲个数数的电路称称为计数器器。计数器二进制计数数器十进制计数数器N进制计数器器加法计数器器同步计数器器异步计数器器减法计数器器可逆计数器器加法计数器器减法计数器器可逆计数器器二进制计数数器十进制计数数器N进制计数器器·······3.3.1二进制计数数器1、二进制同同步计数器器3位二进制同同步加法计计数器选用3个CP下降沿触发发的JK触发器，分分别用FF0、FF1、FF2表示。状态图输出方程：：时钟方程：：时序图FF0每输入一个个时钟脉冲冲翻转一次次FF1在Q0=1时，在下一一个CP触发沿到来来时翻转。。FF2在Q0=Q1=1时，在下一一个CP触发沿到来来时翻转。。电路图由于没有无无效状态，，电路能自自启动。推广到n位二进制同同步加法计计数器驱动方程输出方程3位二进制同同步减法计计数器选用3个CP下降沿触发发的JK触发器，分分别用FF0、FF1、FF2表示。状态图输出方程：：时钟方程：：时序图FF0每输入一个个时钟脉冲冲翻转一次次FF1在Q0=0时，在下一一个CP触发沿到来来时翻转。。FF2在Q0=Q1=0时，在下一一个CP触发沿到来来时翻转。。电路图由于没有无无效状态，，电路能自自启动。推广到n位二进制同同步减法计计数器驱动方程输出方程3位二进制同同步可逆计计数器设用U/D表示加减控制信号，且U/D＝0时作加计数，U/D＝1时作减计数，则把二进制同步加法计数器的驱动方程和U/D相与，把减法计数器的驱动方程和U/D相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。输出方程电路图4位集成二进进制同步加加法计数器器74LS161/163①CR=0时异步清零。②CR=1、LD=0时同步置数。③CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行同步二进制计数。④CR=LD=1且CPT·CPP=0时，计数器状态保持不变。74LS163的引脚排列列和74LS161相同，不同同之处是74LS163采用同步清清零方式。。双4位集成二进进制同步加加法计数器器CC4520①CR=1时，异步清清零。②CR=0、EN=1时，在CP脉冲上升沿沿作用下进进行加法计计数。③CR=0、CP=0时，在EN脉冲下降沿沿作用下进进行加法计计数。④CR=0、EN=0或CR=0、CP=1时，计数器器状态保持持不变。4位集成二进进制同步可可逆计数器器74LS191U/D是加减计数控制端；CT是使能端；LD是异步置数控制端；D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端；CO/BO是进位借位信号输出端；RC是多个芯片级联时级间串行计数使能端，CT＝0，CO/BO＝1时，RC＝CP，由RC端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。4位集成二进进制同步可可逆计数器器74LS193CR是异步清零端，高电平有效；LD是异步置数端，低电平有效；CPU是加法计数脉冲输入端；CPD是减法计数脉冲输入端；D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端；CO是进位脉冲输出端；BO是借位脉冲输出端；多个74LS193级联时，只要把低位的CO端、BO端分别与高位的CPU、CPD连接起来，各个芯片的CR端连接在一起，LD端连接在一起，就可以了。2、二进制异异步计数器器3位二进制异异步加法计计数器状态图选用3个CP下降沿触发发的JK触发器，分分别用FF0、FF1、FF2表示。输出方程：：时钟方程：：时序图FF0每输入一个个时钟脉冲冲翻转一次次，FF1在Q0由1变0时翻转，FF2在Q1由1变0时翻转。3个JK触发器都是是在需要翻翻转时就有有下降沿，，不需要翻翻转时没有有下降沿，，所以3个触发器都都应接成T＇型。驱动方程：：电路图3位二进制异异步减法计计数器状态图选用3个CP下降沿触发发的JK触发器，分分别用FF0、FF1、FF2表示。输出方程：：时钟方程：：时序图FF0每输入一个个时钟脉冲冲翻转一次次，FF1在Q0由0变1时翻转，FF2在Q1由0变1时翻转。3个JK触发器都是是在需要翻翻转时就有有下降沿，，不需要翻翻转时没有有下降沿，，所以3个触发器都都应接成T＇型。驱动方程：：电路图二进制异步步计数器级级间连接规规律4位集成二进进制异步加加法计数器器74LS197①CR=0时异步清零。②CR=1、CT/LD=0时异步置数。③CR=CT/LD=1时，异步加法计数。若将输入时钟脉冲CP加在CP0端、把Q0与CP1连接起来，则构成4位二进制即16进制异步加法计数器。若将CP加在CP1端，则构成3位二进制即8进制计数器，FF0不工作。如果只将CP加在CP0端，CP1接0或1，则形成1位二进制即二进制计数器。选用4个CP下降沿触发发的JK触发器，分分别用FF0、FF1、FF2、FF3表示。3.3.2十进制计数数器1、十进制同同步计数器器状态图输出方程：：时钟方程：：十进制同步步加法计数数器状态方程电路图比较，得驱驱动方程：：将无效状态态1010～1111分别代入状状态方程进进行计算，，可以验证证在CP脉冲作用下下都能回到到有效状态态，电路能能够自启动动。十进制同步步减法计数数器选用4个CP下降沿触发发的JK触发器，分分别用FF0、FF1、FF2、FF3表示。状态图输出方程：：时钟方程：：状态方程次态卡诺图图比较，得驱驱动方程：：将无效状态态1010～1111分别代入状状态方程进进行计算，，可以验证证在CP脉冲作用下下都能回到到有效状态态，电路能能够自启动动。电路图十进制同步步可逆计数数器集成十进制制同步计数数器集成十进进制同步步加法计计数器74160、74162的引脚排排列图、、逻辑功功能示意意图与74161、74163相同，不不同的是是，74160和74162是十进制制同步加加法计数数器，而而74161和74163是4位二进制制（16进制）同同步加法法计数器器。此外外，74160和74162的区别是是，74160采用的是是异步清清零方式式，而74162采用的是是同步清清零方式式。74190是单时钟钟集成十十进制同同步可逆逆计数器器，其引引脚排列列图和逻逻辑功能能示意图图与74191相同。74192是双时钟钟集成十十进制同同步可逆逆计数器器，其引引脚排列列图和逻逻辑功能能示意图图与74193相同。把前面介绍的十进制加法计数器和十进制减法计数器用与或门组合起来，并用U/D作为加减控制信号，即可获得十进制同步可逆计数器。选用4个CP上升沿触触发的D触发器，，分别用用FF0、FF1、FF2、FF3表示。2、十进制制异步计计数器状态图输出方程程：十进制异异步加法法计数器器时序图时钟方程程FF0每输入一一个CP翻转一次次，只能能选CP。选择时钟钟脉冲的的一个基基本原则则：在满满足翻转转要求的的条件下下，触发发沿越少少越好。。FF1在t2、t4、t6、t8时刻翻转，可选Q0。FF2在t4、t8时刻翻转，可选Q1。FF3在t8、t10时刻翻转，可选Q0。状态方程程比较，得得驱动方方程：电路图将无效状状态1010～1111分别代入入状态方方程进行行计算，，可以验验证在CP脉冲作用用下都能能回到有有效状态态，电路路能够自自启动。。十进制异异步减法法计数器器选用4个CP上升沿触触发的JK触发器，，分别用用FF0、FF1、FF2、FF3表示。状态图输出方程程：时序图时钟方程程FF0每输入一一个CP翻转一次次，只能能选CP。选择时钟钟脉冲的的一个基基本原则则：在满满足翻转转要求的的条件下下，触发发沿越少少越好。。FF1在t2、t4、t6、t8时刻翻转，可选Q0。FF2在t4、t8时刻翻转，可选Q1。FF3在t8、t10时刻翻转，可选Q0。状态方程程比较，得得驱动方方程：电路图将无效状状态1010～1111分别代入入状态方方程进行行计算，，可以验验证在CP脉冲作用用下都能能回到有有效状态态，电路路能够自自启动。。集成十进进制异步步计数器器74LS903.3.3N进制计数数器1、用同步步清零端端或置数数端归零零构成N进置计数数器2、用异步步清零端端或置数数端归零零构成N进置计数数器（1）写出状状态SN-1的二进制制代码。。（2）求归零零逻辑，，即求同同步清零零端或置置数控制制端信号号的逻辑辑表达式式。（3）画连线线图。（1）写出状状态SN的二进制制代码。。（2）求归零零逻辑，，即求异异步清零零端或置置数控制制端信号号的逻辑辑表达式式。（3）画连线线图。利用集成成计数器器的清零零端和置置数端实实现归零零，从而而构成按按自然态态序进行行计数的的N进制计数数器的方方法。在前面介介绍的集集成计数数器中，，清零、、置数均均采用同同步方式式的有74LS163；均采用异异步方式式的有74LS193、74LS197、74LS192；清零采用用异步方方式、置置数采用用同步方方式的有有74LS161、74LS160；有的只具具有异步步清零功功能，如如CC4520、74LS190、74LS191；74LS90则具有异异步清零零和异步步置9功能。用74LS163来构成一一个十二二进制计计数器。。（1）写出状状态SN-1的二进制制代码。。（3）画连线线图。SN-1＝S12-1＝S11＝1011（2）求归零逻逻辑。例D0～D3可随意处处理D0～D3必须都接接0用74LS197来构成一一个十二二进制计计数器。。（1）写出状状态SN的二进制制代码。。（3）画连线线图。SN＝S12＝1100（2）求归零逻逻辑。例D0～D3可随意处处理D0～D3必须都接接0用74LS161来构成一一个十二二进制计计数器。。SN＝S12＝1100例D0～D3可随意处处理D0～D3必须都接接0SN-1＝S11＝10113、提高归归零可靠靠性的方方法4、计数器器容量的的扩展异步计数数器一般般没有专专门的进进位信号号输出端端，通常常可以用用本级的的高位输输出信号号驱动下下一级计计数器计计数，即即采用串串行进位位方式来来扩展容容量。100进制计数数器60进制计数数器64进制计数数器同步计数数器有进进位或借借位输出出端，可可以选择择合适的的进位或或借位输输出信号号来驱动动下一级级计数器器计数。。同步计计数器级级联的方方式有两两种，一一种级间间采用串串行进位位方式，，即异步步方式，，这种方方式是将将低位计计数器的的进位输输出直接接作为高高位计数数器的时时钟脉冲冲，异步步方式的的速度较较慢。另另一种级级间采用用并行进进位方式式，即同同步方式式，这种种方式一一般是把把各计数数器的CP端连在一一起接统统一的时时钟脉冲冲，而低低位计数数器的进进位输出出送高位位计数器器的计数数控制端端。12位二进制制计数器器（慢速速计数方方式）12位二进制制计数器器（快速速计数方方式）在此种接接线方式式中，只只要片1的各位输输出都为为1，一旦片片0的各位输输出都为为1，片2立即可以以接收进进位信号号进行计计数，不不会像基基本接法法中那样样，需要要经历片片1的传输延延迟，所所以工作作速度较较高。这这种接线线方式的的工作速速度与计计数器的的位数无无关。本节小结结：计数器是是一种应应用十分分广泛的的时序电电路，除除用于计计数、分分频外，，还广泛泛用于数数字测量量、运算算和控制制，从小小型数字字仪表，，到大型型数字电电子计算算机，几几乎无所所不在，，是任何何现代数数字系统统中不可可缺少的的组成部部分。计数器可利用触触发器和和门电路路构成。。但在实实际工作作中，主主要是利利用集成成计数器器来构成成。在用用集成计计数器构构成N进制计数数器时，，需要利利用清零零端或置置数控制制端，让让电路跳跳过某些些状态来来获得N进制计数数器。3.4寄存器3.4.1基本寄存存器退出3.4.2移位寄存存器3.4.3寄存器的的应用在数字电电路中，，用来存存放二进进制数据据或代码码的电路路称为寄寄存器。。寄存器是是由具有有存储功功能的触触发器组组合起来来构成的的。一个个触发器器可以存存储1位二进制制代码，，存放n位二进制制代码的的寄存器器，需用用n个触发器器来构成成。按照功能能的不同同，可将将寄存器器分为基基本寄存存器和移移位寄存存器两大大类。基基本寄存存器只能能并行送送入数据据，需要要时也只只能并行行输出。。移位寄寄存器中中的数据据可以在在移位脉脉冲作用用下依次次逐位右右移或左左移，数数据既可可以并行行输入、、并行输输出，也也可以串串行输入入、串行行输出，，还可以以并行输输入、串串行输出出，串行行输入、、并行输输出，十十分灵活活，用途途也很广广。3.４.１基基本寄寄存器1、单拍工工作方式式基本寄寄存器无论寄存存器中原原来的内内容是什什么，只只要送数数控制时时钟脉冲冲CP上升沿到到来，加加在并行行数据输输入端的的数据D0～D3，就立即被被送入进进寄存器器中，即即有：2、双拍工工作方式式基本寄寄存器（1）清零。CR=0，异步清零。即有：（2）送数。CR=1时，CP上升沿送数。即有：（3）保持。在CR=1、CP上升沿以外时间，寄存器内容将保持不变。3.4.2移位寄存存器1、单向移移位寄存存器并行输出出4位右移移位寄存存器时钟方程程：驱动方程程：状态方程程：并行输出出4位左移移位寄存存器时钟方程程：驱动方程程：状态方程程：单向移位位寄存器器具有以以下主要要特点：：（1）单向移移位寄存存器中的的数码，，在CP脉冲操作作下，可可以依次次右移或或左移。。（2）n位单向移移位寄存存器可以以寄存n位二进制制代码。。n个CP脉冲即可可完成串串行输入入工作，，此后可可从Q0～Qn-1端获得并并行的n位二进制制数码，，再用n个CP脉冲又可可实现串串行输出出操作。。（3）若串行行输入端端状态为为0，则n个CP脉冲后，，寄存器器便被清清零。2、双向移移位寄存存器M=0时右移M=1时左移3、集成双双向移位位寄存器器74LS1943.4.3寄存器的的应用1、环形计计数器结构特点点即将FFn-1的输出Qn-1接到FF0的输入端端D0。工作原理理根据起始始状态设设置的不不同，在在输入计计数脉冲冲CP的作用下下，环形形计数器器的有效效状态可可以循环环移位一一个1，也可以以循环移移位一个个0。即当连连续输入入CP脉冲时，，环形计计数器中中各个触触发器的的Q端或端，，将轮流流地出现现矩形脉脉冲。能自启动动的4位环形计计数器状态图由74LS194构成的能能自启动动的4位环形计计数器时序图2、扭环形形计数器器结构特点点状态图即将FFn-1的输出Qn-1接到FF0的输入端D0。能自启动的4位扭环形计数数器本节小结：寄存器是用来来存放二进制制数据或代码码的电路，是是一种基本时时序电路。任任何现代数字字系统都必须须把需要处理理的数据和代代码先寄存起起来，以便随随时取用。寄存器分为基基本寄存器和和移位寄存器器两大类。基基本寄存器的的数据只能并并行输入、并并行输出。移移位寄存器中中的数据可以以在移位脉冲冲作用下依次次逐位右移或或左移，数据据可以并行输输入、并行输输出，串行输输入、串行输输出，并行输输入、串行输输出，串行输输入、并行输输出。寄存器的应用用很广，特别别是移位寄存存器，不仅可可将串行数码码转换成并行行数码，或将将并行数码转转换成串行数数码，还可以以很方便地构构成移位寄存存器型计数器器和顺序脉冲冲发生器等电电路。3.5顺序脉冲发生生器3.5.1计数型顺序脉脉冲发生器退出3.5.2移位型顺序脉脉冲发生器3.5.1计数器型顺序序脉冲发生器器在数字电路中中，能按一定定时间、一定定顺序轮流输输出脉冲波形形的电路称为为顺序脉冲发发生器。计数器型顺序序脉冲发生器器一般用按自自然态序计数数的二进制计计数器和译码码器构成。顺序脉冲发生生器也称脉冲冲分配器或节节拍脉冲发生生器，一般由由计数器（包包括移位寄存存器型计数器器）和译码器器组成。作为为时间基准的的计数脉冲由由计数器的输输入端送入，，译码器即将将计数器状态态译成输出端端上的顺序脉脉冲，使输出出端上的状态态按一定时间间、一定顺序序轮流为1，或者轮流为为0。前面介绍过过的环形计数数器的输出就就是顺序脉冲冲，故可不加加译码电路即即可直接作为为顺序脉冲发发生器。时序图译码器电路图计数器用集成计数器器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲冲发生器。3.5.2移位型顺序脉脉冲发生器移位型顺序脉脉冲发生器由由移位寄存器器型计数器加加译码电路构构成。其中环环形计数器的的输出就是顺顺序脉冲，故故可不加译码码电路就可直直接作为顺序序脉冲发生器器。时序图在数控装置和和数字计算机机中，往往需需要机器按照照人们事先规规定的顺序进进行运算或操操作，这就要要求机器的控控制部分不仅仅能正确地发发出各种控制制信号，而且且要求这些控控制信号在时时间上有一定定的先后顺序序。通常采取取的方法是，，用一个顺序序脉冲发生器器来产生时间间上有先后顺顺序的脉冲，，以控制系统统各部分协调调地工作。顺序脉冲发生生器分计数型型和移位型两两类。计数型型顺序脉冲发发生器状态利利用率高，但但由于每次CP信号到来时，，可能有两个个或两个以上上的触发器翻翻转，因此会会产生竞争冒冒险，需要采采取措施消除除。移位型顺顺序脉冲发生生器没有竞争争冒险问题，，但状态利用用率低。本节小结：3.6随机存取存储储器（RAM）3.6.1RAM的结构退出3.6.2RAM容量的扩张RAM是由许许多多多的基本寄存存器组合起来来构成的大规规模集成电路路。RAM中的每个寄存存