数字电子技术基础复习题册答案7-11

..第7章时序逻辑电路[7-1]已知时序逻辑电路如图7.1所示,假设触发器的初始状态均为0。<1>写出电路的状态方程和输出方程。<2>分别列出X=0和X=1两种情况下的状态转换表,说明其逻辑功能。<3>画出X=1时,在CP脉冲作用下的Q1、Q2和输出Z的波形。图7.1解：1．电路的状态方程和输出方程2．分别列出X=0和X=1两种情况下的状态转换表,见题表7.1所示。逻辑功能为当X=0时,为2位二进制减法计数器；当X=1时,为3进制减法计数器。3．X=1时,在CP脉冲作用下的Q1、Q2和输出Z的波形如图7.1<b>所示。题表7.1X=0X=1Q2Q1Q2Q1000011101001010000图7.1<b>[7-2]电路如图7.2所示,假设初始状态QaQbQc=000。<1>写出驱动方程、列出状态转换表、画出完整的状态转换图。<2>试分析该电路构成的是几进制的计数器。图7.2解：1．写出驱动方程2．写出状态方程3．列出状态转换表见题表7.2,状态转换图如图7.2<b>所示。4．由FFa、FFb和FFc构成的是六进制的计数器。[7-3]在二进制异步计数器中,请将正确的进位端或借位端〔Q或填入下表触发方式计数器类型加法计数器减法计数器上升沿触发由〔端引出进位由〔端引出借位下降沿触发由〔端引出进位由〔端引出借位解：题表7-3[7-4]电路如图7.4<a>所示,假设初始状态Q2Q1Q0=000。1.试分析由FF1和FF0构成的是几进制计数器；2.说明整个电路为几进制计数器。列出状态转换表,画出完整的状态转换图和CP作用下的波形图。<a><b>图7.4解：1、由FF1和FF0构成的是三进制加法计数器〔过程从略2、整个电路为六进制计数器。状态转换表〔略,完整的状态转换图和CP作用下的波形图如下图。[7-5]某移位寄存器型计数器的状态转换表如表7.5所示。请在图7.5中完成该计数器的逻辑图,可以增加必要的门电路。要求：写出求解步骤、画出完整的状态转换图。〔Q3为高位表7.6图7.5解：根据状态转换表画次态卡诺图,求出状态方程。；；；由状态方程写驱动方程。；；；验证自启动,画完整状态转换图。电路可自启动。电路图如下图。[7-6]在图7.6<a>所示电路中,由D触发器构成的六位移位寄存器输出Q6Q5Q4Q3Q2Q1的初态为010100,触发器FF的初态为0,串行输入端DSR=0。请在图7.6<b>中画出A、Q及B的波形。<a><b>图7.6解：波形图如图7.6<b>所示。图7.6<b>[7-7]分析图7.7所示电路,说明它们是多少进制计数器？<a><b>图7.7解：图<a>,状态转换顺序[QDQCQBQA]=01234560,是7进制计数器；图<b>,[QDQCQBQA]=67891011121314156,是10进制计数器；[7-8]分析图7.8所示电路的工作过程画出对应CP的输出QaQdQcQb的波形和状态转换图〔采用二进制码的形式、Qa为高位。2.按QaQdQcQb顺序电路给出的是什么编码？3.按QdQcQbQa顺序电路给出的编码又是什么样的？图7.8解：1状态转换图为2按QaQdQcQb顺序电路给出的是5421码。3.按QdQcQbQa顺序电路给出的编码如下0000→0010→0100→0110→1000→0001→0011→0101→0111→1001→0000[7-10]试用2片4位二进制计数器74LS160采用清零法和置数法分别实现31进制加法计数器。解：答案略。[7-9]图7.9为由集成异步计数器74LS90、74LS93构成的电路,试分别说明它们是多少进制的计数器。<a><b><c>图7.9解：图<a>,状态转换顺序[QDQCQB]=0120,是3进制计数器；图<b>,状态转换顺序[QDQCQB]=01230,是4进制计数器；图<c>,是37进制计数器。[7-11]图7.12所示为一个可变进制计数器。其中74LS138为3线/8线译码器,当S1=1且时,进行译码操作,即当A2A1A0从000到111变化时,依次被选中而输出低电平。74LS153为四选一数据选择器。试问当MN图7.11解：4个JK触发器构成二进制加法计数器,当计数到[Q4Q3Q2Q1]=10000时,74LS138满足使能条件,对[Q3Q2Q1]的状态进行译码,译码器的输出Y经过4选1数据选择器74LS153,在[MN]的控制下,被选中的Y信号,以低电平的形式对计数器清零。不同的[MN]即可改变图7.11所示电路的计数进制,具体见下表。MN进制00八01九10十四11十五第8章存储器[8-1]填空1．按构成材料的不同,存储器可分为磁芯和半导体存储器两种。磁芯存储器利用来存储数据；而半导体存储器利用来存储数据。两者相比,前者一般容量较；而后者具有速度的特点。2．半导体存储器按功能分有和两种。3．ROM主要由和两部分组成。按照工作方式的不同进行分类,ROM可分为、和三种。4．某EPROM有8条数据线,13条地址线,则存储容量为。5．DRAM速度SRAM,集成度SRAM。6．DRAM是RAM,工作时〔需要,不需要刷新电路；SRAM是RAM,工作时〔需要,不需要刷新电路。7.FIFO的中文含义是。解：1．正负剩磁,器件的开关状态,大,快。2．ROM,RAM。3．地址译码器,存储矩阵,固定内容的ROM、PROM,EPROM三种。4．213×8。5．低于,高于。6．动态,需要；静态,不需要。7．先进先出数据存储器。[8-2]图8.2是16×4位ROM,A3A2A1A0为地址输入,D3D2D1D0为数据输出,试分别写出D3、D2、D图8.2解：[8-3]用16×4位ROM做成两个两位二进制数相乘〔A1A0×B1B0解：图8.3[8-4]由一个三位二进制加法计数器和一个ROM构成的电路如图8.4<a>所示1．写出输出F1、F2和F3的表达式；2．画出CP作用下F1、F2和F3的波形〔计数器的初态为"0"<a><b>图8.4解：1．2．图8.4〔b[8-5]用ROM实现全加器。解：图8.5第9章可编程逻辑器件及Verilog语言[9-1]简述CPLD与FPGA的结构特点？解：CPLD采用了与或逻辑阵列加上输出逻辑单元的结构形式；而FPGA的电路结构由若干独立的可编程逻辑模块组成,用户可以通过编程将这些模块连接成所需要的数字系统。CPLD属于粗粒结构,FPGA属于细粒结构。CPLD是基于乘积项的可编程结构,而在FPGA中,其基本逻辑单元LE是由可编程的查找表〔LUT,Look-UpTable构成的,LUT本质上就是一个RAM。[9-2]简述手工设计与PLD设计的流程？解：答：手工设计：第一步,设计电路,画出逻辑图；第二步,选择逻辑元器件。第三步,进行正确的连线。PLD的设计流程：首先根据设计要求写出相应的逻辑表达式,画出设计草图,接着在计算机上利用PLD软件通过原理图输入方式或硬件描述语言〔HDL输入方式输入逻辑设计描述,经计算机仿真验证后,下载到PLD器件中,最后再通过外部实际输入输出对设计进行验证。[9-3]用PLD器件实现的电路仿真结果如图9.4所示,请指出电路的功能。<a><b><c>图9.4解：图P9.4<a>为二选一数据选择器,图P9.4<b>边沿型D触发器,图P9.4<c>为电平触发D触发器。[9-4]Verilog语言程序清单如下,写出电路的逻辑功能,并通过QuartusII进行仿真。modulecount<out,data,load,reset,clk>;output[7:0]out;input[7:0]data;inputload,clk,reset;reg[7:0]out;always<posedgeclk>beginif<!reset>out=8'h00;elseif<load>out=data;elseout=out-1;endendmodule解：Verilog语言程序清单如下,写出电路的逻辑功能,并通过QuartusII进行仿真。modulecount<out,data,load,reset,clk>;output[7:0]out;input[7:0]data;inputload,clk,reset;reg[7:0]out;always<posedgeclk>beginif<!reset>out=8'h00;elseif<load>out=data;elseout=out-1;endendmodule[9-5]Verilog语言程序清单如下,写出电路的逻辑功能表,并通过QuartusII进行仿真。moduleyima<A,EN,Y>;output[7:0]Y;input[2:0]A;inputEN;reg[7:0]Y;wire[3:0]temp={A,EN};always case<temp> 4'b0001:Y=8'b00000001; 4'b1001:Y=8'b00000010; 4'b0101:Y=8'b00000100; 4'b1101:Y=8'b00001000; 4'b0011:Y=8'b00010000; 4'b1011:Y=8'b00100000; 4'b0111:Y=8'b01000000; 4'b1111:Y=8'b10000000; default:Y=8'b11111111; endcaseendmodule解：3输入8输出译码器。仿真波形图见P9.5<a>,仿真电路图见P9.5<b>。<a>仿真波形图<b>仿真电路图图9.5[9-6]Verilog语言程序清单如下,写出电路的逻辑功能表,并通过QuartusII进行仿真。modulebianma<Y,A>;output[2:0]A;input[7:0]Y;reg[2:0]A;wire[7:0]temp=Y;always case<temp> 8'b00000001:A=3'b000; 8'b00000010:A=3'b100; 8'b00000100:A=3'b010; 8'b00001000:A=3'b110; 8'b00010000:A=3'b001; 8'b00100000:A=3'b101; 8'b01000000:A=3'b011; 8'b10000000:A=3'b111; defaultA=3'b000; endcaseendmodule解：8输入3输出编码器。仿真波形图见P9.6<a>,仿真电路图见P9.6<b>。〔a仿真波形图<b>仿真电路图图P9.6[9-7]用Verilog写出60进制计数器的程序,并进行仿真第10章脉冲产生及变换电路[10-1]试计算图10.1中单稳态触发器74LS122的暂稳态时间,Rext=10k、Cext=100nF。图10.1解：根据图中所给参数,暂稳态时间twtw=0.32RextCext=0.71010310010-9=0.32ms[10-2]图10.2〔a是由555定时器构成的单稳态触发电路。1.简要说明其工作原理；2.计算暂稳态维持时间tw3.画出在图10.2〔b所示输入ui作用下的uC和uO的波形。4.若ui的低电平维持时间为15ms,要求暂稳态维持时间tw不变,应采取什么措施？<a>〔b图10.2解：1、工作原理〔略；2、暂稳态维持时间tw=1.1RC=10ms；3、uc和uo的波形如下图：4若ui的低电平维持时间为15ms,要求暂稳态维持时间tw不变,可加入微分电路[10-3]图10.3〔a为由555定时器和D触发器构成的电路,请问：1．555定时器构成的是那种脉冲电路？2．在图10.3〔b中画出uc、u01、u02的波形；3．计算u01和u02的频率。〔a〔b图10.3解：1、555定时器构成多谐振荡器2、uc,uo1,uo2的波形3、uo1的频率f1=uo2的频率f2=158Hz[10-4]由555定时器构成的电路如图10.4<a>所示,其中、。回答下列问题：1.说明由555定时器构成的电路名称。2.如果输入信号ui如图10.4<b>所示,画出电路输出uo的波形。<a><b>图10.4解：1.该电路为555定时器构成的施密特触发器。………..................…<3分>2.由电路图可知,电路的阈值电压为在给定输入ui信号条件下,电路输出uo的波形如图10.4<b>所示。…………......…<3分>图10.4<b>[10-5]由555定时器构成的施密特触发器如图10.5〔a所示。1．在图〔b中画出该电路的电压传输特性曲线；2．如果输入ui为图〔c的波形；所示信号,对应画出输出uO的波形；3．为使电路能识别出ui中的第二个尖峰,应采取什么措施？4．在555定时器的哪个管脚能得到与3脚一样的信号,如何接法？〔a〔b〔c图10.5图10.5<b>解：1．见图10.5<b>所示。2.见图10.5<c>所示。3.为使电路能识别出uI中的第二个尖峰,应使5脚接3V左右控制电压,降低阈值。4.7脚,在7脚与电源间接上拉电阻。[10-6]由555定时器构成的电子门铃电路如图10.6所示,按下开关S使门铃Y鸣响,且抬手后持续一段时间。1.计算门铃鸣响频率；2.在电源电压VCC不变的条件下,要使门铃的鸣响时间延长,可改变电路中哪个元件的参数？3.电路中电容C2和C3具有什么作用？图10.6解：1.已知555定时器构成多谐振荡器,门铃振荡频率为2.R3和C4构成放电回路,使两个参数增大,可延长放电时间常数。3.电容C2具有滤波作用,抑制电源中的高频干扰；电容C3具有"通交流、阻断直流"作用。[10-7]图10.7为由两个555定时器接成的延时报警器,当开关S断开后,经过一定的延迟时间td后扬声器开始发出声音。如果在迟延时间内闭合开关,扬声器停止发声。在图中给定的参数下,计算延迟时间td和扬声器发出声音的频率。图10.7解：延迟时间扬声器发出声音的频率第11章数模与模数转换器[11-1]填空1．8位D/A转换器当输入数字量只有最高位为高电平时输出电压为5V,若只有最低位为高电平,则输出电压为。若输入为10001000,则输出电压为。2．A/D转换的一般步骤包括、、和。3．已知被转换信号的上限频率为10kHZ,则A/D转换器的采样频率应高于。完成一次转换所用时间应小于。4．衡量A/D转换器性能的两个主要指标是和。5．就逐次逼近型和双积分型两种A/D转换器而言,抗干扰能力强；转换速度快。解：1．40mV,5.32V。2．采样,保持,量化,编码。3．20kHz,。4．精度,速度。5．双积分型,逐次逼近型。[11-2]对于一个8位D/A转换器,若最小输出电压增量为0.02V,试问当输入代码为01001101时,输出电压uo为多少伏？若其分辨率用百分数表示是多少？解：输出电压Uo=1.54V；分辨率为1/〔28-1。[11-3]图11.3为一个由四位二进制加法计数器,D/A转换器,电压比较器和控制门组成的数字式峰值采样电路。若被检测信号为一个三角波,试说明该电路的工作原理〔测量前在端加负脉冲,使计数器清零。若要使电路正常工作,对输出信号有何限制？图11.3解：首先将二进制计数器清零,使uO=0。加上输入信号〔Ui>0>,比较器A输出高电平,打开与门G,计数器开始计数,uO增加。同时uI亦增加,若uI>uO,继续计数,反之停止计数。但只要uO未达到输入信号的峰值,就会增加,只有当uO=uImax时,才会关闭与门G,使之得以保持。[11-4]双积分型A/D转换器如图11.4所示,请简述其工作原理并回答下列问题：1．若被检测电压UI<max>=2V,要求能分辨的最小电压为0.1mV,则二进制计数器的容量应大于多少？需用多少位二进制计数器？2．若时钟频率fCP=200kHz,则采样时间T1=?3．若fCP=200kHz,UI<VREF=2V,欲使积分器输出电压UO的最大值为5V,积分时间常数RC应为多少。图11.4解：1.若被检测电压UImax=2V,要求能分辨的最小电压为0.1mV,则二进制计数器的容量应大于20000；需用15位二进制计数器。2.若时钟频率fCP=200kHz,则采样时间T1=215×5=163.8ms3.RC=409.5ms[11-5]有一个逐次逼近型8位A/D转换器,若时钟频率为250kHZ。1．完成一次转换需要多长时间？2．有一个A/D转换器,电压砝码与输入电压ui逐次比较的波形如图11.5所示,则A/D转换