通信工程专业综合课程设计范本

79/84《专业综合课程设计》任务书学生姓名：专业班级：指导教师：工作单位：题目:HDB3码电路测试与FSK2电路设计课程设计目的：通过对THEX-1型综合实验平台的使用，较深入了解通信电路的原理；掌握通信电路的测试方法和设计实验的方法；学习利用EWB仿真设计简单通信系统的方法；练习利用Protel绘制PCB电路的方法；提高正确地撰写论文的差不多能力。课程设计内容和要求电路测试：测试HDB31，HDB32，HDB33，DPLL，PLL实验电路板。要求详细分析实验电路的工作原理（讲明每个元器件的作用和功能），写出测试项目，并对测试结果作出详细分析；假如电路板不能测出所需要的结果，要分析缘故，找出电路板损坏的部位。用EWB做出FSK2的仿真电路，并测试各点的波形；要求详细分析电路原理（讲明每个元器件的作用和功能），对测试结果作出详细分析。用Protel绘制AMDEM2的PCB电路。查阅许多于6篇参考文献。初始条件：THEX-1型综合实验平台及实验指导书；示波器，万用表。EWB和Protel软件。时刻安排：第18周，安排设计任务；第19周，完成实验测试和仿真电路的设计与测试；第20周，完成PCB电路绘制；撰写设计报告，答辩。指导教师签名：2011年6月18日系主任（或责任教师）签名：2011年6月19日目录摘要此次专业课程设计要紧分为电路测试部分、电路仿真以及PCB的绘制。电路测试要紧测试HDB3码、DPLL数字锁相环，PLL锁相频率合成器等实验。电路仿真要紧是对FSK的进行仿真以及AMDEM2的PCB的绘制。通过此次课程设计，要紧是对所学的专业课进行整合以及综合应用。关键词：电路测试仿真、FSK、AMDEM2、PCBAbstractTheprofessionalcurriculumisdividedintopartsofthecircuittesting,circuitsimulationandPCBdrawing.ThemaintestcircuittestingHDB3,DPLL,PLLandotherexperiments.CircuitsimulationcarriedoutmainlyforHDB33andRECEIVER,simulationandPCBdrawing.Afterthecoursedesign,mainlyforthestudyofspecializedcoursesandcomprehensiveapplicationintegration.Keywords：circuittestingandsimulation、FSK、AMDEM、PCB1电路调试实验1.1多级伪随机码发生实验1.1.1电路工作原理（一）电路组成多级伪随机码发生实验是供给HDB3、PSK等实验所需时钟和基带信号。图1-1是实验电原理图，由以下电路组成：1．内时钟信号源；2．多级分频电路；3．3级伪随机码发生电路；4．4级伪随机码发生电路；5．5级伪随机码发生电路。图1-1(a)图1-1(b)（二）电路工作原理1．内时钟信号源内时钟信号源由晶振J1、电阻R2和R3、电容C1、非门U1A，U1B组成，若电路加电后，在U1A的输出端输出一个比较理想的方波信号，输出振荡频率为4.096MHz，通过D触发器U2B进行二分频，输出为2.048MHz方波信号。2．三级基准信号分频设电路的输入时钟信号为2.048MHz的方波，由可预置四位二进制计数器（带直接清零）组成的三级分频电路组成，可逐次分频至1K方波。U3、U4、U5的第二引脚为各级时钟输入端，输入时钟为2.048MHz、P128KHz、8KH。3．3级伪随机码发生器电路伪随机序列，也称作m序列，它的显著特点是：（a）随机特性；（b）预先可确定性；（c）可重复实现。本电路采纳带有两个反馈的三级反馈移位寄存器，示意图见图1-2。若设初始状态为111（Q2Q1Q0=111），则在CP时钟作用下移位一次后，由Q1与Q0模二加产生新的输入Q=Q0eq\o\ac(○,+)Q1=1eq\o\ac(○,+)1=0，则新状态为Q2Q1Q0=011。当移位二次时为Q2Q1Q0=001；当移位三次为Q2Q1Q0=100；移位四次后为Q2Q1Q0=010；移位五次后为Q2Q1Q0=101；移位六次后为Q2Q1Q0=110；移位七次后为Q2Q1Q0=111；即又回到初始状态Q2Q1Q0=111。该状态转移情况可直观地用“状态转移图”表示。见图1-3。图1-1（b）上图是实验系统中3级伪随机序列码发生器电原理图。从图中可知，这是由三级D触发器和异或门组成的三级反馈移存器。在测量点PN处的码型序列为1110010周期性序列。若初始状态为全“零”则状态转移后亦为全“零”，需增加U8A三输入与非门“破全零状态”。图1-2具有两个反馈抽头的3级伪随机序列码发生器图1-3状态转移图4．4级伪随机码发生电路下图是实验系统中4级伪随机序列码发生器电原理图。从图中可知，这是由4级D触发器和异或门组成的4级反馈移位寄存器。本电路是利用带有两个反馈抽头的4级反馈移位寄存器，其示意图见图1-4，在测量点PN处的码序列为1111000100110101。图1-4具有两个反馈抽头的4级伪随机序列码发生器5．5级伪随机码发生电路下图是实验系统中5级伪随机序列码发生器电原理图，从图中可知，这是由5级D触发器和异或门组成的5级反馈移位寄存器。本电路是利用带有两个反馈抽头（注意，反馈点是Q0与Q2）的5级反馈移位寄存器，其示意图见图1-5，在测量点PN处的码序列为1111100011011101010000100101100。图1-5具有两个反馈抽头的5级伪随机序列码发生器1.1.2测试项目1．用20MHz双踪示波器观看TP1、TP2、TP3三个测试点的波形，并作记录。2．用20MHz双踪示波器（直流档）观看全零码、全一码、3级、4级、5级伪随机码的波形，并作记录。（需给伪码电路接上适合的时钟，可在TP1、TP2、TP3中选择）1.1.3测试结果与分析图1-6TP1图1-7TP2图1-8TP3图1-9全零码图1-10全一码图1-113级伪码图1-124级伪码图1-135级伪码TP1是2MHZ的方波脉冲信号，TP2是32KHZ的方波脉冲，TP3是2K的方波脉冲，由于每一级都通过了一个计数器，故输出的波形随着频率的减小越来越稳定。由输出的3级、4级、5级伪码看出，输出信码的满足预先期望的码序列1.2HDB3编码实验1.2.1电路工作原理编码框图编码电路接收终端机来的单极性非归零信码，并把这种变换成为HDB3码送往传输信道。编码部分的原理框图如图35-6所示，各部分功能如下所述：单极性信码进入本电路，首先检测有无四连“0”码。没有四连“0”时，信码不改变地通过本电路；有四连“0”时，在第四个“0”码出现时，将一个“1”码放入信号中，取代第四个“0”码，补入“1”码称为V码。图35-6编码部分的原理方框图（2）取代节选择及补B码电路（取代节判决）电路计算两个V码之间的“1”码个数，若为奇数，则用000V取代节；若为偶数，则将000V中的第一个“0”改为“1”，即现在用“B00V”取代节。（3）破坏点形成电路将补放的“1”码变成破坏点。方法是在取代节内第二位处再插入一个“1”码，使单/双极性变换电路多翻转一次，后续的V码就会与前面相邻的“1”码极性相同，破坏了交替反转的规律，形成了“破坏点”。（4）单/双极性变换电路电路中的除2电路对加B码、插入码、V码的码序计数，它的输出操纵加入了取代节的信号码流，使其按交替翻转规律分成两路，再由变压器将此两路合成双极性信号。本级还形成符合CCITTG703要求的输出波形。5．编码电原理图如图35-7所示。图35-7HDB3编码电原理图图35-7给出了典型的HDB3编码电路：在同步时钟的作用下，输入的NRZ码流通过HDB3编码电路输出两路单极性码，这两路单极性码再送到“单/双极性变换”电路，产生出双极性归零的HDB3码。如图35-8所示。图35-8单/双极性变换电路1.2.2测试项目“HDB3编码实验”（HDB32）模块的J2输入2048KHz时钟信号，J1依次输入“全一码”、“全零码”、“3级伪码”、“4级伪码”、“5级伪码”及2048K时钟的输出状态（各级伪码时钟确定在2048KHz）。1．“全一码”输入：用20MHz双踪示波器检查TP11的“全一码”和TP12的“全一码”的HDB3编码，编码应符合AMI码的编码规则。2．“全零码”输入：用20MHz双踪示波器检查TP11的“全零码”和TP12的“全零码”的HDB3编码，编码应符合HDB3码的编码规则。3．“3级伪码”输入：用20MHz双踪示波器检查TP11的“3级伪码”和TP12的“3级伪码”的HDB3编码，编码应符合AMI码的编码规则。4．“4级伪码”输入：用20MHz双踪示波器检查TP11的“4级伪码”和TP12的“4级伪码”的HDB3编码，编码应符合AMI码的编码规则。5．“5级伪码”输入：用20MHz双踪示波器检查TP11的“5级伪码”和TP12的“5级伪码”的HDB3编码，编码应符合HDB3码的编码规则。6．用“3级伪码”或“3级伪码”的HDB3编码作对比参考，对TP1～TP12各测试点的波形进行观看、记录，并结合逻辑电路进行分析。1.2.3测试结果及分析全一码的HDB3编码全零码的HDB3编码3级伪码的HDB3编码4级伪码HDB3编码5级伪码的HDB3编码用“3级伪码”或“3级伪码”的HDB3编码作对比参考：1.3HDB3译码实验1.3.1电路工作原理1．从HDB3编码原理可知信码的V脉冲总是与前一个非零脉冲同极性。因此，在接收到的脉冲序列中能够专门容易辨认破坏点V，因此断定V符号及前面三个符号必是连“0”符号，从而恢复四个连“0”码，即能够得到原信息码。HDB3译码的电原理框图如图36-1所示。图36-1HDB3码译码原理框图框图的各部分功能如下：（1）双/单极性变换电路传输线来的HDB3码加入本电路，输入端与外线路匹配，经变压器将双极性脉冲分成两路单极性的脉冲。（2）判决电路本电路选用合适的判决电平以去除信码经信道传输之后引入的干扰信号。信码经判决电路之后成为半占空（请考虑什么缘故要形成半占空码？）的两路信号，相加后成为一路单极性归“0”信码，送到定时恢复电路和信码再生电路。（3）破坏点检测电路本电路输入H+和H-两个脉冲序列。由HDB3编码规则已知在破坏点处会出现相同极性的脉冲，确实是讲这时B+和B-不是依次而是连续出现的，因此能够由此测出破坏点。本电路在V脉冲出现的时刻有输出脉冲。（4）去除取代节电路在V码出现的时刻将信码流中的V码及它前面的第三位码置为“0”，去掉取代节之后，再将信号整形即可恢复原来信码。破坏点检测与去除取代节电路一起完成信码再生功能。（5）定时恢复电路由随机序列的功率谱可知，此功率谱中包含连续谱和离散谱。若信号为双极性同时两极性波形等概率出现时P=1-P，G1(f)=-G2(f)，则在Ps(w)的表达式中后两项为0，没有离散谱存在，这关于位定时恢复是不利的。因此将信码先整流成为单极性码，再送入位定时恢复电路，用滤波法由信码提取位定时，那个地点给出的电路是用线性放大器做成选频放大器来选取定时频率重量。经整流恢复出的位定时信号用于信码再生电路，使两者同步。2．HDB3译码电路电原理图如图36-2所示。在图36-2的电原理图中，J1输入来自编码电路的双极性归零HDB3码，通过以上五个功能的处理，在J2输出还原后的全占空、单极性不归零的二进制信码，相关的逻辑电路分析和各测试点的波形记录由读者自行完成。图36-2HDB3译码电路电原理图1.3.2测试项目“HDB3译码实验”（HDB33）模块的J1输入3级伪码的HDB3编码，用20MHz双踪示波器同时检查HDB31模块上的3级伪码和HDB33模块的TP12（HDB3译码输出）。要求波形一致，若波形不能一致，可微调B2，使波形一致。1．“全一码”输入：用20MHz双踪示波器检查编码板TP11的“全一码”、译码板的TP11“全一码”HDB3编码和TP12，译码应符合AMI码的译码规则。2．“全零码”输入：用20MHz双踪示波器检查编码板TP11的“全零码”、译码板TP11的“全零码”HDB3编码和TP12，译码应符合HDB3码的译码规则。3．“3级伪码”输入：用20MHz双踪示波器检查编码板TP11的“3级伪码”、译码板TP11的“3级伪码”HDB3编码和TP12，译码应符合AMI码的译码规则。4．“4级伪码”输入：用20MHz双踪示波器检查编码板TP11的“4级伪码”、译码板TP11的“4级伪码”HDB3编码和TP12，译码应符合AMI码的译码规则。5．“5级伪码”输入：用20MHz双踪示波器检查编码板TP11的“5级伪码”、译码板TP11的“5级伪码”HDB3编码和TP12，译码应符合HDB3码的译码规则。6．用“3级伪码”或“3级伪码”的HDB3编码作对比参考，对TP1～TP12各测试点的波形进行观看、记录，并结合逻辑电路进行分析。1.3.3测试结果及分析（编码板即HDB32，其TP11为信码输入；译码板即HDB32，其TP11为已编译的HDB3码，TP12为译码还原的码形）全一码：全零码：3级伪码：5级伪码：用“3级伪码”或“3级伪码”的HDB3编码作对比参考1.4数字锁相环提取同步信号实验1.4.1电路工作原理位同步锁相法的差不多原理和载波同步的类似。在接收端利用鉴相器比较接收码元和本地产生的位同步信号的相位，若两者相位不一致（超前或滞后），鉴相器就产生误差信号去调整位同步信号的相位，直到获得准确的位同步信号为止。前面讨论的滤波法原理中，窄带滤波器能够是简单的单调谐回路或晶体滤波器，也能够是锁相环路。我们把采纳锁相环来提取位同步信号的方法称为锁相法。下面介绍在数字通信中常采纳的数字锁相法提取位同步信号的原理。（1）数字锁相数字锁相的原理方框图如图37-4所示。图37-4数字锁相原理方框图它由高稳定度振荡器（晶振）、分频器、相位比较器和操纵器所组成。其中，操纵器包括图中的扣除门、附加门和“或门”。高稳定度振荡器产生的信号经整形电路变成周期性脉冲，然后经操纵器再送入分频器，输出位同步脉冲序列。位同步脉冲的相位调整过程如图37-5所示。若接收码元速率为F（波特），则要求位同步脉冲的重复速率也为F（赫）。那个地点，晶振的振荡频率设计在nF（赫），由晶振输出经整形得到重复频率为nF（赫）的窄脉冲[图37-5（a）]，经扣除门、或门并n次分频后，就可得重复速率为F（赫）的位同步信号[图37-5（b）]。假如接收图37-5位同步脉冲的相位调整得重复速率为F（赫）的位同步信号[图37-5（c）]。假如接收端晶振输出经n次分频后，不能准确地和收到的码元同频同相，这时就要依照相位比较器输出的误差信号，通过操纵器对分频器进行调整。调整的原理是当分频器输出的位同步脉冲超前于接收码元的相位时，相位比较器送出一超前脉冲，加到扣除门（常开）的禁止端，扣除一个a路脉冲[图37-5（d）]，如此，分频器输出脉冲的相位就推后1/n周期（360°/n），如图37-5（e）所示；若分频器输出的位同步脉冲相位滞后于接收码元的相位，如何对分频器进行调整呢？晶振的输出整形后除a路脉冲加于附加门。附加门在不调整时是封闭的，对分频器的工作不起作用。当位同步脉冲相位滞后时，相位比较器送出一滞后脉冲，加于附加门，使b路输出的一个脉冲通过“或门”，插入在原a路脉冲之间[37-5（f）]，使分频器的输入端添加了一个脉冲。因此，分频器的输出相位就提早1/n周期[37-5（g）]。经如此的反复调整相位，即实现了位同步。全数字锁相法提取同步信号适用于信码率较低的数字通信电路，一般信码率<8Mb/s，本地时钟频率为65MHz左右。原理中的分频系数M，也称相位调整步长，M越大，同步误差越小。因此，数字锁相法提取同步信号其工作频率不能做得专门高。但这种方法适用于全数字化实现，具有稳定性好，容易集成，成本低等优点，同时由于采纳全数字化实现，因此免调试，适用批量生产。1）输入实验电路如图37-6示。图37-6数字锁相提取同步时钟实验电原理图输入、输出脚位分配如图37-6所示，CPLD/FPGA选用U1，注意有两路全局时钟分不输入83P和2P，分不为异步4.096MHz，充当异地时钟。信码发送方的时钟0.8MHz引出端为28P，发送4级伪码引出端为51P，图形下载后可用示波器测试并与仿真波形进行比较。2）仿真波形如图37-7所示。图37-7数字锁相提取同步时钟实验仿真波形注：H点可能看不到波形是由于与I点相距太远所致，因此有条件的话，用数字存储示波器观测。3）变换电路“DCFO”模块电原理如图37-8所示。图37-8变换电路“DCFO”模块电原理图4）“超前”脉冲成形电路“LDELAYGBT”模块电原理如图37-9所示。图37-9“超前”脉冲成形电路“LDELAYGBT”模块电原理图5）“滞后”脉冲成形电路“LDELAY1”模块电原理如图37-10所示。图37-10“滞后”脉冲成形电路“LDELAY1”模块电原理图1.4.2测试项目用示波器观看以下各点的波形：TBCLK-8K、NRZ、F、Y、I、X、K、CLK8K、H1.4.3测试结果与分析1.5锁相频率合成器实验1.5.1电路工作原理锁相频率合成器原理及电路锁相频率合成器(简称锁相频合或PLL频合)锁相频合方框图见图38-1。图38-1常用的单环锁相频率合成器方框图图中，PD为电荷泵鉴相；LF为环路滤波器；VCO为压控振荡器(即调频振荡器)，其频率fv受操纵电压uc操纵而改变，一般有fv=f0+K0•uc(38-1)f0为固定振荡频率，K0为压控灵敏度(单位Hz/V或rad/S•V)；÷N为程序分频器，频比由CPU程序设置可变；÷R为参考分频器，将稳定的晶体振荡器频率fR分频得到参考频率fr(一般为5KHz、6.25KHz、12.5KHz、25KHz等)。环路锁定时，PD两个信号相差为0或固定值，则频差为0，即fr=ff=fv/Nfv=N•fr(38-2)由式38-2可见，CPU程序改变N就改变了环路输出频率，且所有频率都具有与晶振频率相同的准确度与稳定度。由式38-2还可见，频道间隔∆f最小能够等于fr，实际值由要求决定，无绳电话通信系统∆f=25KHz，若锁相频合fr=5KHz，则N变化间隔∆N=5。一般锁相频合集成电路包含了图38-1电路框图中除LF及VCO以外的全部电路，用于无绳电话的电路包含二个如此的电路，分不用于接收机及发射机，称为双PLL频合，如MC145160、MC145161、MC145162等。本实验系统用一片双PLL频合MC145162，构成发射本振PLL频合。具体电路图38-8所示。图38-8中U5为MC145162及PLL频合IC，其参考分频器分频比R及发射环路的程序分频器分频比N由CPU通过MC145162的串口(串行时钟CLK，1脚；串行数据DATA，3脚；并行锁存ENB，4脚)送入。实际选取参考分频器分频比R=2048，则10.24MHz/2048=5KHz。发射环VCO是由Q2、T2及D1等构成的变容二极管调谐改进型电容三点式振荡器。衰减后的音频调制信号um加在变容二极管D1的下端，环路操纵电压uc′经R10加在D1的上端，总操纵电压uc=uc′-um=uc′+(-um)，忽略括号中的负号并不阻碍工作原理及性能的分析，故得到图38-2中VCO输入端等效电路。VCO的输出信号分成二路，一路送入Q1等构成的功放，功率放大发射出去；另一路由MC145162的14脚送入发射环÷N程序分频器，分频后送发射环PD与参考信号鉴相后由15脚输出误差电流，流经R12、C16及C17构成的环路滤波器得到操纵电压uc′，由R13、C14附加低通滤波器进一步滤除鉴相纹波后经R7送VCO变容二极管D103的上端。而音频调制信号um加在D103的下端。当环路设计成载波跟踪环时，uc′为直流，操纵VCO中心频率使环路锁定；um对VCO调频，实现了锁相调频。图38-2发射锁相调频频合器方框图2环路参数设计公式图38-3是单端三态电流型电荷泵及外接的环路滤波器电路。图中，二只场效应管工作开关状态；IP为恒流源；R2、C1为环路滤波器；C2用于滤除鉴相纹波，应选取：5ωn<ωa<ωr(38-3)式中，ωr为环路参考信号角频率；ωn为环路自然谐振频率；ωa为C2所引入的附加低通滤波器的截止频率，与元件值的关系为：ωa=1/R2C2(38-4)则C2在滤除鉴相纹波的同时对环路特性阻碍较小，环路滤波器特性要紧由R2、C1决定，环路仍可按照理想二阶环设计，有关设计公式如下。(1)环路自然谐振频率ωn=[IPK0/(2πNC1)]1/2(38-5)(2)环路阻尼系数ζ=R2C1ωn/2(38-6)要保证环路稳定余量足够大及瞬态响应快应选取ζ=0.6~1.0(38-7)图38-3单端三态电流型电荷泵及环路滤波器(3)当锁相频合器作为调频发射机的主振时，其电路框图如图38-2所示，基带调制信号um由VCO前一点注入环路，与环路操纵电压uc′相加后去操纵VCO的频率。当环路设计成载波跟踪环时，uc′为直流，um无畸变地到达VCO输入端，实现了理想调频。图38-2锁相调频频合器的相位模型如图38-4所示。则基带调制信号um至VCO调制频偏之间的传递函数为：图38-4锁相调频频合器的相位模型框图则式中，He(S)误差传递函数，为误差频率特性。由式(38-8)可见，一点注入式锁相调频的调制频率特性/为环路的误差频率特性乘以常数。容易导出，理想二阶环误差频率特性的截止频率为：把常用ζ代入式(9)得表38-3，可见近似有表38-1理想二阶环误差频率特性截止频率ζ0.5000.7071.0000.791.001.55故得理想二阶环误差频率特性如图38-5所示。图中亦标出基带调制um的频谱Um(jω)，它占据的频带为ΩL-ΩH。若环路设计成载波跟踪状态即，如图38-5中所示，则可见在Um(jω)为非0值范围内，恒有，代入式(38-8)得，求付里叶反变换得实现了理想调频。图38-5理想二阶环误差频率特性及载波跟踪条件工程上，为保证一点注入式锁相调频环实现理想调频，应选取：(4)采纳是电荷泵PD的锁相频合切换频道后环路捕捉时刻TP的计算分二种情况①，式中，为VCO信号在二个频道上的频差，为VCO反馈至PD信号的频差，N为环路分频比；为在PD处观看的环路快捕带。则：②，则以上两式中，Tf为频率捕捉时刻；Tθ为相位捕捉时刻，即快捕时刻。(5)二阶环本来是无条件稳定的，但因环路中采纳了三态电荷泵鉴相器，故严格来讲环路是离散时刻系统，由离散的误差电流脉冲得到模拟操纵电压存在最大可接近的延时。而时域延时对应频域相位滞后，从而减小环路相位余量，可能引起环路不稳定。为保证环路稳定，必须选择环路带宽足够小，满足稳定极限条件。2．2环路参数设计方法进行环路参数设计前IP、K0、N及fr等已确定，再按以下步骤进行设计。(1)按式(38-7)选定ζ；(2)由式(38-11)~(38-14)折衷选取；(3)由(38-3)式选取；(4)将值代入式(38-5)、(38-6)，将式(38-4)，求出环路滤波器元件值。2．3环路参数设计举例已知综测仪样机的BS测量发射机锁相频合的VCO压控特性实测结果如表38-2所示：表38-2BS测量发射机VCO压控特性CH120fTX(MHz)48.0048.475uct(V)2.003.0电荷泵PD充放电电流IP=2.5mA；各频道分频比参见MC145162芯片资料；环路参考信号频率fr=5KHz，试设计环路参数。解：(1)按式(38-7)选择ζ=1；已知话音信号最低频率fL=300Hz，按式(38-11)选择；由及按式(38-3)选择。(2)由已知条件求VCO压控灵敏度平均值为(3)环路分频比平均值为(4)将IP、K0、N及代入式(38-15)得将及C1公共秩序式(38-16)得:将及R2公共秩序式(38-17)得(5)为进一步滤除鉴相纹波，在环路滤波器后串联第二个附加低通R3、C3，如图38-6所示。其截止频率亦应满足式(38-3)。实际选取：得：实取(6)将环路简化为二阶环忽略了一些次要因素，但实际上它们对环路性能有阻碍。PD输出离散的误差电流至形成模拟操纵电压的延时，对应频域里的相位滞后；C2形成的附加低通滤波器及R3C3第二附加低通滤波器也引入相位滞后，都会减小环路相位余量，使实际阻尼系数减小。设计完成后实际调整增大R2使环路相位阶跃响应超调量减至最小，ζ=1，最后确定R2=2.4KHz。经设计及实际调整最后确定的环路滤波器元件值如图38-6所示。图38-6实例发射机锁相频合环路滤波器由以上介绍可见，锁相环路性能参数ζ，ωn的设计，确实是对环路滤波器几只电阻、电容的设计，由此可见环路滤波器对环路性能的重大阻碍1.5.2测试项目(一)用通用数字频率计测量综测仪发射机锁相频合工作频率(1)按图38-7连接系统。按步进(UP)键选择某一频道。数字频率计测量出被测发射机在该频道的输出射频频率，同时用示波器观看TP01测试点，观看其波形。图38-7发射机频率测量方框图(2)重复(1)，测出被测发射机在20个频道上的发射信号频率，并观看其波形变化。(二)用万用表测量锁相频合环路操纵电压测量TP02，测出被测发射机在20个频道上的环路操纵电压，并记录电压值。1.5.3测试结果与分析2HDB33电路仿真（Multisim）2.1电路原理从HDB3编码原理可知信码的V脉冲总是与前一个非零脉冲同极性。因此，在接收到的脉冲序列中能够专门容易辨认破坏点V，因此断定V符号及前面三个符号必是连“0”符号，从而恢复四个连“0”码，即能够得到原信息码。HDB3译码的原理框图如图2-1所示。图2-1HDB3译码原理框图框图的各部分功能如下：（1）双/单极性变换电路传输线来的HDB3码加入本电路，输入端与外线路匹配，经变压器将双极性脉冲分成两路单极性的脉冲。（2）判决电路本电路选用合适的判决电平以去除信码经信道传输之后引入的干扰信号。信码经判决电路之后成为半占空的两路信号，相加后成为一路单极性归“0”信码，送到定时恢复电路和信码再生电路。（3）破坏点检测电路本电路输入H+和H-两个脉冲序列。由HDB3编码规则已知在破坏点处会出现相同极性的脉冲，确实是讲这时B+和B-不是依次而是连续出现的，因此能够由此测出破坏点。本电路在V脉冲出现的时刻有输出脉冲。（4）去除取代节电路在V码出现的时刻将信码流中的V码及它前面的第三位码置为“0”，去掉取代节之后，再将信号整形即可恢复原来信码。破坏点检测与去除取代节电路一起完成信码再生功能。（5）定时恢复电路由随机序列的功率谱可知，此功率谱中包含连续谱和离散谱。若信号为双极性同时两极性波形等概率出现时P=1-P，G1(f)=-G2(f)，则在Ps(w)的表达式中后两项为0，没有离散谱存在，这关于位定时恢复是不利的。因此将信码先整流成为单极性码，再送入位定时恢复电路，用滤波法由信码提取位定时，那个地点给出的电路是用线性放大器做成选频放大器来选取定时频率重量。经整流恢复出的位定时信号用于信码再生电路，使两者同步。2.2仿真电路HDB3的整体电路图如图2-2所示：图2-2HDB3译码仿真电路图其中：局部的电路图如下所示：（1）双/单极性变换电路图如图2-3所示：图2-3双/单极性变换电路图（2）判决电路如图2-4所示：图2-4判决电路（3）破坏点检测电路如图2-5所示：图2-5破坏点检测电路（4）去除取代节电路如图2-6所示：图2-6（5）定时恢复电路如图2-7所示：图2-72.3仿真结果及分析（1）双/单极性变换电路的仿真波形如图2-8所示。在仿真结果中能够看到，从传输线来的HDB3码加入电路通过变压器以及由二极管构成的整流电路，将双极性脉冲分成两路单极性脉冲。由于没有HDB3的编码，因此用双极性的正弦波进行验证该部分电路的原理。图2-8（2）判决电路的仿真波形如图2-9所示。尽管做不了完全的仿真，然而从仿真结果中能够看到带有干扰信号的波形通过该电路后，波形有所改善，也确实是讲干扰信号被消除了。图2-9（3）定时恢复电路如图2-10所示。此部分电路由晶体管电容延时，再由几个反相器整形后作为后续电路的时钟。图2-103AMDEM2的PCB绘制3.1设计原理（一）二极管峰值包络检波从实验三可知，调幅信号的解调确实是从调幅信号中恢复出低频信号的过程，又称为检波，它是调幅的逆过程。从频谱上看，调幅是利用模拟相乘器或其它非线性器件，将调制信号频谱线性搬移到频谱附近，并通过带通滤波器提取所需要的信号。检波作为调幅的逆过程，必定是再次利用相乘器或非线性器件，将调制信号频谱从载波频率附近搬回到原来位置，并通过低通滤波器提取所需要的信号。幅度解调的原理电路模型能够用图15-1表示。图3-1幅度解调的电路模型图3-2幅度解调中的频谱搬移图15-2所示为频谱搬移过程，其中（a）图为输入调幅信号的频谱（设为AM信号），（b）图为解调输出信号的频谱。由图可见，输出信号频谱相对输入信号频谱在频率轴上搬移了一个载频频量（频谱线性搬移）。另外，应注意用于解调的相干载波信号必须与所收到的调幅波载波严格同步，即保持同频同相，否则会阻碍检波性能。因此这种检波方式称为同步检波（相干解调）。尽管图15-1所示的电路在原理上适用于AM、DSB、SSB信号的解调，但对AM信号而言，因为其载波重量未被抑制，不必另外加相干载波信号，而能够直接利用非线性器件的频率变换作用解调（例如二极管检波），这种解调称为包络检波，也可称为非同步检波或非相干解调。关于DSB、SSB信号，其波形包络不直接反映调制信号的变化规律，因此不能采纳包络检波器解调，只能采纳同步检波。二极管峰值包络检波电路要紧的形式为二极管串联型，如图15-3所示。串联型是指二极管与信号源、负载三者串联，图中RLC为检波负载，同时也起低通滤波作用。一般要求输入信号的幅度为0.5V以上，因此二极管处于大信号（开关）工作状态，故又称为大信号检波器。图3-3大信号检波电路当检波器输入高频信号时，载波正半周二极管导通，并对负载电容C充电，充电时刻常数为(为二极管导通内阻)，C上电压即近似按指数规律上升。那个电压建立后通过信号源电路，又反向加到二极管两端，这时二极管上的电压为，当由最大位下降到时，二极管截止，电容C将通过RL放电，由于放电时刻常数RLC远大于高频电压的周期，故放电专门慢。电容C上电荷尚未放完时，下一个正半周的电压又超过，使二极管再次导通，C再次被充电。如此反复，直到在一个高频周期内电容充电电荷等于放电电荷，即达到动态平衡时，便在平均值上下按载波角频率作锯齿状等幅波动，只要，同时电容C放电速度能跟得上包络变化速度，那么检波器输出电压就能跟随调幅波的包络线变化，如图15-4所示。图3-4调幅波的检波波形（二）大信号检波电路的失真检波电路除了具有与放大器相同的线性与非线性失真外，还可能存在两种特有的非线性失真。1．惰性失真（对角切割失真）这种失真是由于检波负载RLC取值过大而造成的。通常为了提高检波效率和滤波效果，希望选取较大的RLC值，但RLC取值过大时，二极管截止期间电容C通过RL放电速度过慢，当它跟不上输入调幅波包络线下降速度时，检波输出电压就不能跟随包络线变化，因此产生如图15-5所示的惰性失真。图3-5惰性失真由图可见，在t1~t2时刻内，因，二极管总是处于截止状态。为了幸免产生这种失真，必须保证在每一个高频周期内二极管导通一次，也确实是使电容C的放电速度大于或等于调幅波包络线的下降速度。进一步分析表明，幸免产生惰性失确实条件为RLC≤（15-1）应当注意的是在多频调制的情况下，上式中Ω应取调制信号的最高频率重量值Ωmax。2．负峰切割失真实际上，检波电路总要和低频放大电路相连接。作为检波电路的负载，除了电阻RL外，还有下一级输入电阻ri2通过耦合电容Cc与电阻RL并联，如图15-6所示。当检波器输入单频调制的调幅波时，如图15-7所示，检波器输出的低频电压全部加到ri2两端，而直流电压全部加到Cc两端，其大小近似等于输入信号的载波电压振幅Ucm。由于Cc容量较大，在音频的一个周期内认为其两端的直流电压Uc近似不变，可看成一直流电源。在RL上的压降为图3-6检波电路与低放连接图3-7负峰切割失真此电压对二极管而言是反偏置，因而在输入调幅波正半周的包络小于URL的那一段时刻内，二极管被截止，使检波电路输出电压不随包络线的规律而变化，电压被维持在URL电平上，输出电压波形被箝位，这种失真称为负峰切割失真，如图7所示。为幸免负峰切割失真，应满足（15-2）即（15-3）上式中是检波器的低频交流负载，RL为直流负载。上式表明，为防止产生负峰切割失真，检波器的交、直流负载之比应大于调幅波的调制指数ma。当低放输入阻抗较低，对调制指数较大的信号难以满足（15-3）时，解决方法有两个：一是将RL分成RL1和RL2，ri2通过Cc并接在RL2两端，如图15-8所示。如此，因RL=RL1+RL2一定，RL1越大，交、直流负载电阻相差越小，越不容易产生负峰切割失真，然而音频输出电压也随RL1增大而减小。通常取RL1/RL2=0.1~0.2，图15-8中C2是为进一步提高滤波能力而加的，常选C2=C1。二是在检波器与低放之间采纳直接耦合方式。图3-8检波器改进电路之一图3-9晶体二极管检波电路电原理图3.2原理图的绘制依照电路图，新建一个原理图工程并保存，然后搜索出要用的元件，并布置好，最好进行连线，然后对元器件进行编号以及封装，完成好的原理图的绘制如图3-1所示。图3-10AMDEM总原理图 图3-11左半部分原理图 图3-12右半部分原理图3.3PCB的绘制PCB的制做过程是先把原理图导入的PCB制作框中，然后进行手动排列好元件，最后进行自动布线，完成后的PCB如图3-2所示。在PCB设计中，布线是完成产品设计的重要步骤，能够讲前面的预备工作差不多上为它而做的，在整个PCB中，以布线的设计过程限定最高，技巧最细、工作量最大。PCB布线有单面布线、双面布线及多层布线。布线的方式也有两种：自动布线及交互式布线，在自动布线之前，能够用交互式预先对要求比较严格的线进行布线，输入端与输出端的边线应幸免相邻平行，以免产生反射干扰。必要时应加地线隔离，两相邻层的布线要互相垂直，平行容易产生寄生耦合。自动布线的布通率，依靠于良好的布局，布线规则能够预先设定，包括走线的弯曲次数、导通孔的数目、步进的数目等。一般先进行探究式布经线，快速地把短线连通，然后进行迷宫式布线，先把要布的连线进行全局的布线路径优化，它能够依照需要断开已布的线。并试着重新再布线，以改进总体效果。图3-13ERC电气规则检查结果图3-14导入网络表图3-16导入网络表时报错 图3-17导入后的图片图3-18生成的PCB板图4.FSK数字频率解调实验4.1实验原理FSK集成电路模拟锁相环解调器由于性能优越、价格低廉，体积小。因此得到了越来广泛的应用。FSK集成电路模拟锁相环解调器的工作原理简单是十分简单的，只要在设计锁相环时，使它锁定在FSK的一个载频f1上，对应输出高电平，而对另一载频f2失锁，对应输出低电平，那末在锁相环路滤波器输出端就能够得到解调的基带信号序列。解调器框图如图40-1所示。解调器电原理图如图40-2所示。图4-1FSK解调电路原理框图图4-2FSK解调电路电原理图FSK锁相环解调器中的集成锁相环选用了MC14046。MC14046集成电路内有两个数字式鉴相器（PDⅠ、PDⅡ）、一个压控振荡器（VCO），还有输入放大电路等，环路低通滤波器接在集成电路的外部。压控振荡器的中心频率设计在32KHz。图40-2中R4～R7、C2要紧用来确定压控振荡器的振荡频率。R8、C3构成外接低通滤波器，其参数选择要满足环路性能指标的要求。从要求环路能快速捕捉、迅速锁定来看，低通滤波器的通频带要宽一些；从提高环路的跟踪特性来看，低通滤波器的通带又要窄些。因此电路设计应在满足捕捉时刻前提下，尽量减小环路低通滤波器的带宽。由图40-2可知，当锁相环锁定时，环路对输入FSK信号中的32KHz载波处于跟踪状态，32KHz载波（正弦波）经输入整形电路后变成矩形载波。现在鉴相器PDⅡ输出端（引脚13）为低电平，锁定指示输出（引脚1）为高电平，鉴相器PDⅠ输出（引脚2）为低电平，PDⅠ输出和锁定指示输出经或非门U2：A（74LS32）和U3：A（74LS04）后输出为低电平，再经积分电路和非门U3：B（74LS04）输出为高电平。再通过U3：C（74LS04）、U3：D（74LS04）整形电路反相后后从输出信号插座J3输出。环路锁定时的各点工作波形如图40-3所示。图4-3FSK解调原理波形图当输入信号为16KHz时，环路失锁。现在环路对16KHz载频的跟踪破坏，鉴相器输入端的两个比较信号存在频差，经鉴相器PDI后输出一串无规则矩形脉冲，而锁定指示（第1引脚）输出为低电平，PDI输出和锁定指示输出经或非门U2A与U3A后，输出仍为无规则矩形脉冲，这些矩形脉冲积分器和非门U3B后输出为低电平。可见，环路对32KHz载频锁定时输出高电平，对16KHz载频失锁时就输出低电平。只要适当选择环路参数，使它对32KHz锁定，对16KHz失锁，则在解调器输出端的就得到解调输出的基带信号序列。测量点讲明：TP1：FSK解调信号输入。TP2：FSK解调电路工作时钟，正常工作时应为32KHz左右，频偏不大于2KHz，若有偏差，可调节电位器R5或R7和C2的电容值。TP3：FSK解调信号输出，即数字基带信码信号输出。4.2原理图的绘制Proteus软件是LabcenterElectronics公司的一款电路设计与仿真软件，它包括ISIS、ARES等软件模块，ARES模块要紧用来完成PCB的设计，而ISIS模块用来完成电路原理图的布图与仿真。Proteus的软件仿真基于VSM技术，它与其他软件最大的不同也是最大的优势就在于它能仿真大量的单片机芯片，比如MCS-51系列、PIC系列等等，以及单片机外围电路，比如键盘、LED、LCD等等。通过Proteus软件的使用我们能够轻易地获得一个功能齐全、有用方便的单片机实验室。本文中由于我们要紧使用Proteus软件在单片机方面的仿真功能，因此我们重点研究ISIS模块的用法，在下面的内容中，如不特不讲明，我们所讲的Proteus软件特指其ISIS模块。

在进行下面的操作前，我先讲明一点：我的Proteus版本是7.1，假如你使用的是6.9往常的版本，可能你发觉在鼠标操作上会略有不同。这要紧表现在6.9往常的版本鼠标左右键的作用与一般软件刚好相反，而7.0以后差不多完全改过。下面我们首先来熟悉一下Proteus的界面。Proteus是一个标准的Windows窗口程序，和大多数程序一样，没有太大区不，其启动界面如下图所示：如图中所示，区域①为菜单及工具栏，区域②为预览区，区域③为元器件扫瞄区，区域④为编辑窗口，区域⑤为对象拾取区，区域⑥为元器件调整工具栏，区域⑦为运行工具条。下面我们就以建立一个和我们在Keil简介中所讲的工程项目相配套的Proteus工程为例来详细讲述Proteus的操作方法以及注意事项。首先点击启动界面区域③中的“P”按钮（PickDevices，拾取元器件）来打开“PickDevices”（拾取元器件）对话框从元件库中拾取所需的元器件。对话框如下图所示：在对话框中的“Keywords”里面输入我们要检索的元器件的关键词，比如我们要选择项目中使用的AT89C51，就能够直接输入。输入以后我们能够在中间的“Results”结果栏里面看到我们搜索的元器件的结果。在对话框的右侧，我们还能够看到我们选择的元器件的仿真模型、引脚以及PCB参数。那个地点有一点需要注意，可能有时候我们选择的元器件并没有仿真模型，对话框将在仿真模型和引脚一栏中显示“NoSimulatorModel”（无仿真模型）。那么我们就不能够用该元器件进行仿真了，或者我们只能做它的PCB板，或者我们选择其他