Multisim7快速入门第10章

笛…,、一第0章在数字电路设计中的应用数字电路在工程上得到广泛应用，数字电路的设计是学习的难点和重点。本章主要通过Multisim7在数字电路设计中的一些典型应用，深入理解数字电路的基本理论，掌握数字电路测试和仿真的常用方法，为真实电路设计和调试奠定基础。101组合逻辑电路仿真实例数字电路分为组合逻辑电路和时序逻辑电路两大类。组合逻辑电路指任何时刻电路的输出值仅取决于各输入变量取值的某种组合，其特点如下：功能与时间因数无关；无记忆元件，没有记忆能力；无反馈支路，输出为输入的单值函数；本节就一些典型的组合逻辑电路的工作原理和应用通Multisim7进行仿真分析，以了解组合逻辑电路的工作原理和仿真分析方法。1°.L1译码器原理及应用仿真译码器是在数字组合逻辑电路设计中广泛使用的元件，把一组二进制代码翻译成特定的信号。如常用的地址译码器，就是通过译码器把计算机地址总线翻译成各个端口地址，计算机才能知道读写哪个地址端口。本节通过对译码器的仿真分析，了解译码器工作原理和使用方法。表10-1138译码器真值表输入输出G1G2A+G2BCBAYnY.y2YY.YYfi0XXXX012345617X1XXX1111111110000011111111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110

1・138译码器原理首先建立如图10-1所示译码器电路，该电路有一块集成138译码芯片，其逻辑符号如图10-1中的U1所示。其中A,B,C是输入端，G1,G2A,G2B是控制端，只有当G1为高电平，G2A、G2B为低电平时，译码器才工作。Y0-Y7是输出端，外接小灯泡X1-X7，灯泡亮表示输出为高电平，熄灭表示为低电平，根据输入的信号不同，不同的小灯泡熄灭。其输入输出关系见138译码器的真值表10-1所示。当A，B，C为不同的值时，Y0-Y7对应引脚为低电平，小灯泡熄灭，其余引脚为高电平继续亮，即每次只能熄灭一个灯泡。下面通过仿真来验证该译码器的真值表，操作步骤如下：CD3CD3J- &AY0日Y1CY2Y3Y4G1Y5-G2AY6-G2BY7图10-1138译码器电路（1） 在图10-1中的G2A、GS2B为低电平，G1为高电平，根据真值表该电路能够工作，在图10-1中所示状态下，A=0，B=0，C=0，Y0应为低，其所连接灯泡熄灭，其余引脚为高，所连接灯泡亮。（2） 激活该电路，灯泡X1熄灭。现令A=1，B=0，C=0，即把开关J1打到高电平，发现灯泡X2熄灭，说明Y1为低电平，和真值表吻合。同理，根据真值表，不同的A、B、C输入对应的输出就会为低，灯泡会熄灭。（3） 把开关D打到低电平，所有灯泡全亮；开关E，F任何一个打到高电平，灯泡都全亮。2.138译码器构成一位全加器下面把138译码器组把成一位全加器（如图8-2所示），实现两个二进制数的相加。全加器真值表如表10-2所示，其中A，B为两个加数，C为低位产生的进位，S为和，CO为A，B，C相加产生的进位。当C有进位时，A，B又产生进位，则C就向CO进位。布尔方程为：S=A©B©C表示当三个输入相同时为0，不同为1。%=A•B+B•C+A•C表示输入三个数中至少有两个为1时就有进位。

根据全加器真值表10-2，在S输出项有1、2、4、7项不为0，有S=m(1,2,4,7)=YYYY，同理在G输出项有3、5、6、7项不为0，则有S=YYYY。1247 O 3567因此，在138译码器输出端接74LS20(4与非门)实现全加器功能111AYOBY1CY2¥3Y4'31¥5~G2A¥6111AYOBY1CY2¥3Y4'31¥5~G2A¥6~G2BY7图10-2138译码器构成的一位全加器电路创建该全加器电路如图10-2所示，此处用字信号发生器来模拟输入的数字信号输入和输出都接上小灯泡便于观察高低电平变化，138译码器的G1端接高电平，G2A、G2B端接地。在图10-2中X1灯泡对应的是求和端S，灯泡X2对应的是进位端CO。下面对该电路功能进行仿真验证，具体步骤如下：(1)双击图中字信号发生器图标弹出如图10-3所示的对话框，设置输出频率为1kHz,16进制，触发方式选择内触发，采用单步输出。

（2）单击图10-3中“Set”按钮，弹出如图10-4所示的对话框，设置为UPCounter（向上计数），BufferSize大小为7，初始值为00000000,表示从初始值开始按逐个加一递增的方式产生7个不同的数。单击Accept图10-3信号发生器主面板设置 图10-4字信号发生器输出长度设置（3）激活电路，观察结果，每点击一次Step，表示产生一组二进制数，从字信号发生器的右侧地址栏可看出，当前产生脉冲为00000004（16进制数），表示A=0，B=0，C=1，对应真值表10-2的值S=1，CO=0，从下图10-5中可看出X1灯泡亮，而X2熄灭，和真值表10-2结果吻合，再单击Step”按钮，会看到X1灯泡熄灭，而X2亮。刊DDDDDDDD-00000001000000020000000300000004图10-5一位全加器电路输出结果00000005刊DDDDDDDD-00000001000000020000000300000004图10-5一位全加器电路输出结果00000005± 0000000674LS20N10.1.2加法器和比较器仿真分析1・加法器前面已经用138译码器创建了一位二进制全加器，下面使用组合逻辑门电路来创建。由前面的全加器真值表10-2和布尔方程为可知，要用门电路实现，需要两个异或门实现求和端S的功能，三个与门实现进位张。的功能。从CMOS元件库里面选出所需要元件，

创建电路如图10-6所示。该电路的信号输入端④、B、C接逻辑转换仪的输入端，输出端CO接逻辑转换仪的输出端（逻辑转换仪最右边一个端子）XLC1B?4HC0SD4VA图XLC1B?4HC0SD4VA图10-6门电路构成的一位全加器电路仿真分析步骤如下：（1）双击图10-6中逻辑转换仪,再单击k，Q f曰Tl”图标（该图标表示从逻辑门转换成真值表），则该逻辑门电路转换成真值表，得到进位端。真值表如图10-7所示，该真值表和全加器真值表10-2中CO的值完全吻合，说明该电路实现了全加器进位功能。图10-7门电路构成的一位全加器进位挥0的真值表（2）把逻辑转换仪的输出端接到图 10-6中的S端，再单击“逻辑转换仪”（（qf斥！）图标，得到S的真值表如图10-8所示，和全加器真值表10-2中S的结果一致，说明该电路实现了全加器求和功能。

图10-8图10-8门电路构成的一位全加器求和淞的真值表（3）单击“逻辑转换仪”（可与盘1FAIB|）图标（该图标表示从真值表到最简表达式），则把真值表转换成最简单表达式，如图0-9中最下面一行所示。该表达式实际上就是A，B，C相异或的表达式。读者可把逻辑转换仪输出接到tO端，验证得到的最简表达式是否和前面的给出的全加器CO逻辑表达式一致。图10-9图10-9门电路构成的一位全加器最简表达式B=1)，则寸AB=1B=1)，则寸AB=1A=B(A=1、B=1或A=0、B=0)，则有A®B=1A>B(A=1、B=0)，则有AB=1Y(A<B〉 Y(A=B)Y(A>B)2・比较器门电路组成的一位数值比较器有三种可能性其真值表如表10-3所示，布尔表达式为:A<B(A=0•A<B(A=0表10-3比较器真值表

00010011001000111010根据布尔表达式，创建一位比较器电路如图0-10所示。图10-10一位比较器电路仿真分析步骤如下：（1）首先查看Y（A〈B〉的输出结果双击图中逻辑转换仪再单击f顼7|”图标，则电路转换成真值表，得到真值表如1S-11所示，单击 5耳1「烟|”图标，得到最简逻辑表达式，结果如卸-11中最后一行，该真值表和逻辑表达式和前面分析一致。图10-11一位比较器电路逻辑转换仪分析Y（A〈B〉端输出结果（2）分别把逻辑转换仪输出接到Y（A=B）和Y（A>B）端，再查看真值表和逻辑表达式，得到结果如图10-12和10-13所示，和前面得到的逻辑表达式和表0-3对应的输出结果一致。

LogicConverter-XLC10LILI0LI10LI20LI30011LI1U11LILI1Conversions=r>AlBA|BA|BOut(*,NAMLogicConverter-XLC10LILI0LI10LI20LI30011LI1U11LILI1Conversions=r>AlBA|BA|BOut(*,NAM口图10-13逻辑转换仪分析Y（A>B）端输出结果图10-12逻辑转换仪分析Y（A=B）端输出结果102时序逻辑电路仿真实例数字系统除了包括组合逻辑电路外，还有时序逻辑电路。时序逻辑电路的输出状态不仅和输入有关，还与系统原先的状态有关。时序逻辑电路常用的基本单元和电路是触发器和计数器，本节就以一些典型的计数器和触发器的工作原理和应用通iMultisim?进行仿真分析，以了解时序逻辑电路的原理和仿真设计方法。10.2.1计数器设计与仿真计数器在数字电路设计中得到广泛应用，是构成时序逻辑电路的基本电路。包括二进制、10进制、24进制和60进制等，下面通过一些典型应用说明计数器的工作原理和设计方法。1・十进制计数器设计常用的集成10进制同步计数器有74HC162（同步清零），74HC160（异步清零），集成二进制四位计数器为74HC161（异步清零），74HC163（同步清零）。它们依靠时钟脉冲的上升沿触发，其中A，B，C，D为预先设置的初始值，当LOAD端为低时，初始值有效。CLR为清零端，低电平有效°RCO为进位端，当输出全为1时，RCO为高电平。下面采用74HC162来创建一个10进制同步计数器，该芯片逻辑符号如图10-14中U1所示。从CMOS库里找到该元件，并把外围电路搭建好，得到如图0-14所示电路，令A=B=C=D=Q表示从零开始计数，用函数发生器产生100Hz，5V的脉冲来模拟时钟脉冲，用一个与非门产生进位脉冲，当QaQbQcQd=1001（10进制数为9）时，Qa=1，Qd=1通过与非门后变为0，从而使LOAD端为低，把初始值0000又重新置入，计数器又从零开始计数。激活电路，观察到数码管从0-9间循环显示。改变与非门U2A的输入可构置其他进制的计数器。

图10-1410图10-1410进制同步计数器2.60进制计数器设计下面通过一块7490集成计数器芯片构建一60进制计数器，创建电路如图10-15所示。DCD_HEXAECDQQQQDCD_HEXAECDQQQQ图10-1560进制计数器该芯片是二-五-十进制异步计数器芯片，其逻辑符号如图中U1和U2所示，其中INA是时钟脉冲输入端，与QA组成二进制计数器。INB也是时钟脉冲输入端，与QAQBQCQD组成五进制计数器°R01、R02是异步清零控制端，高电平有效°R91、R92是置位端，如同为高电平则把初始值置9。60进制计数器应包括两个数码管显示:一个显示个位（左边数码管），一个显示10位（右边数码管）。个位是十进制计数器，10位为六进制计数器，因此用两片7490实现60进制计数器功能。图10-15中U1的接法实现的是一个十进制计数器，因为QA和INA可组成二进制计数器，而INB和QAQBQCQD可组成五进制计数器，把两个计数器串联实现一个十进制计数器功能。因此图10-15中把U1的QA和INB连在一起，当U1计数到达10从而时，QD为高，从而产生进位脉冲输入至叮2的INA端，实现了逢十进一功能。U2实现的是六进制计数器功能，当QAQBQCQD=0110（十进制数为6）时，通过与门U3A后输出为1,这时U1和U2的R01和R02同为高，同时置零，重新开始从0计数。启动仿真开关后，左边数码管从）-9循环显示，逢十进位到右边数码管，右边数码管显示十位，当达到60时，数码管又从零开始显示，实现了六十进制计数器功能。3-24进制计数器设计24进制计数器设计和60进制计数器设计类似，创建24进制计数器电路如图10-16所示。分别用两个数码管显示，一个显示个位，一个显殂0位。个位是十进制计数器，10位为二进制计数器，因此用两片7490实现。图中U1的接法实现的是一个十进制计数器，U2的接法实现的是二进制计数器。当计数到24时，开始清零并重新计数。其中“4”对应于U1的QC=1，即0100（10进制数为4），“2”对应于U2的QB=1，即0010（10进制数为2），当这两个端子同为1时，说明计数到了24，使U1和U2的R01和R02同为高，同时置零重新开始计数。图10-1624进制计数器启动电路，看到左边数码管从0-9循环显示，右边从0-2显示，当达到24时，数码管又从零开始计数。调整函数信号发生器输出频率可以改变数码管显示速度。10.2.2分频器设计与仿真分频器的作用是改变时钟脉冲的频率，当需要某个特定的时钟频率时，往往采用分频器来实现。分频电路实际上是计数器，如果要使用10分频，那就需要十进制计数器，二分频就需要二进制计数器下面通过10分频和二分频电路为例来说明分频电路的仿真和设计方法。10分频电路首先创建10分频电路如图10-17所示，该电路是由三个10进制计数器构成，当U1计数到10时，QD产生输出脉冲，其频率和输入信号频率相差0倍，再通过输入到U2，

U2的QD端输出脉冲频率比输入又减少10倍，再连到U3，再降低10倍，因此该电路最终可实现1/1000分频。下面通过仿真来验证分析结果，分析步骤如下：图10-1710分频电路将图10-17中三路输出信号接到逻辑分析仪的输入端，双击逻辑分析仪，弹出如图10-18所示对话框，对逻辑分析仪参数进行设置如下：图10-18逻辑分析仪参数设置输入时钟设置区：Clock/Div设置显示每格脉冲个数，此处设置5个，单击“Set”按钮，将弹出如图10-19所示对话框，设置为内触发，频率10kHz，触发前采样100个点，其它保持默认设置，单击Accept”按钮。触发设置区：单击Trigger区的“Set”按钮，弹出如图10-20所示对话框，此处设置为上升沿触发。其他保持默认，单击Accept”按钮。图10-19逻辑分析仪时钟设置 图10-20逻辑分析仪触发设置启动仿真开关，双击逻辑分析仪图标，得到如图0-21所示波形，从图10-21中可看出，输入时钟脉冲位于面板最下部，10分频器U1、U2和U3的三个输出端位于面板上部，第一个分频器U1输出为节点4,其频率和时钟频率相差10倍。由于U2和U3的输出频率太低，不容易看到，可以调整面板上白Clock/Div（每格显示时钟脉冲个数）栏设置，可观察到每级都实现了10分频，三级串联实现了1/1000分频。图10-21图10-2110分频器逻辑分析仪输出结果2.二分频电路下面采用74HC160实现二分频，创建电路如图10-22所示，该电路实际上是一个四位二进制计数器，每输入一个时钟脉冲，记数一次，输入时钟频率和QA、AB、QC，QD的频率依次相差2倍。

QAE； QBQAE； QBC QCD QDENP P.COEMT■'■CLP.CLE图10-22二分频电路启动电路，双击逻辑分析仪，得到结果如图0-23所示，图10-23中2、6、7、8对应图10-22中的输出节点，从波形可看出，输入时钟和QA、QB、QC、QD频率依次相差两倍。因此利用该电路可得至2的倍数分频，如果想要更大倍数分频，可采用多片74HC160级连。rrrrrrrrrrrrTam5Tom6Torn/FTam.9rrrrrrrrrrrrTam5Tom6Torn/FTam.9TornIQTom.]]Tam.12Tam.13Tom.[4TtmLSTamIfiC1O.±M ~LJ__LJ_cma■:_QgTrigg皿 ； ； ； ； ：Time(S)39.400m39.600m39.800m40.000m40.200m40.400m.I.I.I.I.〔二:滋二3Reset1T1置冒T2-T1DDDODDDOClocks/Div11Set…|Set...|ExternalQualifierQualifierrReverse|rr图10-23二分频器逻辑分析仪器输出结果10.2.3触发器原理及仿真分析触发器是构成时序逻辑电路的基本元件，能够存储一位二进制信息，因此，触发器的输出状态不仅和输入有关，而且和电路原来的状态有关。触发器按其稳定工作状态可分为双稳态触发器，单稳态触发器和无稳态触发器（也称多谐振荡器）双稳态触发器按其逻辑功能可分为RS触器发、JK触发器、D触发器、T触发器等。下面对其中两种基本的触发器的工作原理、逻辑功能及应用进行仿真分析。1・RS触发器原理及应用1） 工作原理基本RS触发器是由两个与非门交叉连接而成的其逻辑符号电路如图10-24所示，Q是输出端，触发器的状态是由Q的状态决定的。其中S为直接置1端，R是直接复0端，都是低电平有效。 . 1该触发器有如下功能： S Q可置“1”：当S=0、R=1时，触发器输出Q=1。•可置“0”：当S=1、R=0，触发器Q=0。 t]rJ—q能记忆：当S=R=1时，触发器状态不变，即原有状态被存储起来。 图10-24基本RS触发器有不定态：当S=R=0时，触发器状态为不定状态。2） RS触发器构成消陡动单脉冲发生器创建电路如图10-25所示，RS触发器与机械开关构成的消陡动单脉冲发生器，RS触发器由两个与非门构成，当开关J2在5V与地间来回通断，在$端会形成脉冲，但是由于一般的机械开关会因为弹性回跳，在J2与触点间形成若即若离的抖动状态，相当于产生多个负脉冲，因此直接用机械开关产生脉冲会形成抖动产生毛刺。下面Multisim7里面模拟触发器消除尖脉冲的原理。图10-25RS触发器构成消陡动单脉冲发生器仿真步骤如下：（1）启动仿真开关，反复按下键盘，B键（即令开关J1、J2同时动作），得到S端和Q端输出波形如图10-26所示。

图10-26RS触发器构成消陡动单脉冲发生器输出波形（2）为了模拟机械开关抖动情况，把示波器时基调到0mS/Div。当从图10-25中所示开关位置同时按下键盘A】、【B】键后，反复快速按下键盘B】键（模拟机械开关抖动），并再次同时反复按下键盘A】、【B】键，得到波形如图10-27所示，图10-27中的尖脉冲模拟机械开关抖动，从波形可看出尽管输费端出现很多尖脉冲，但输出Q端没有出现。因为有了日、触发器，当开关J1，J2首次拨动时，状态从图10-25中所示位置S=1，R=0转到S=0，R=1，使Q从0到1，以后尽管开关J2反复拨动（模拟机械开关弹性回跳），使S在0、1间跳动，但是因为R=1，所以Q状态不变。图10-27消陡动单脉冲发生器，端抖动的输出波形（3）同理模拟Q从1到0，R的抖动对Q的影响，把示波器B通道接到R端，将开关J1，J2设置成如图10-28中所示位置R=1，S=0。

图10-28RS触发器构成消陡动单脉冲发生器Q=1)启动仿真开关，按下键盘B键，此时S=1,R=1,输出端Q的波形不会变化，反复按下【A】键(模拟机械开关触点抖动)，此时R端波形会出现许多尖脉冲，然后反复同时按下键盘【A】、【B】键，使R端和S端在0、1间变化，从而使输出端Q翻转，得到波形如图10-29所示，从该图中可看出，尽管日端有尖脉冲，但是因为此时S=1，故Q端保持不变。因此RS触发器具有消除抖动作用。图10-29消陡动单脉冲发生器R端抖动的输出波形D触发器原理及应用1)D触发器基本原理D触发器具有保持功能，在时钟上升沿到来之前维持前面状态，上升沿到来之后随着D变。其逻辑符号如图10-30中U1A所示，4端为置1端，D为信号输入端，3端为时钟输入，1端为清零端。74LS74D图10-30D触发器电路下面通过仿真来说明D触发器的功能。仿真操作步骤如下：（1） 首先建立电路如图10-30所示，将集成D触发器74LS74的4、1端接低电平，使其工作，将开关J2接高电平，此时D端信号为高电平。（2） 将逻辑分析仪接在D触发器的D端和Q端观察输入输出时序。（3） 启动仿真开关，双击逻辑分析仪，用鼠标单击原理图中空白处（目的是为了使开关J2能动作），按下键盘IB】键将开关J2反复通断，使输入端D产生脉冲信号，得到波形如图10-31所示。（4） 逻辑分析仪中2节点为D端输入的波形，7节点为Q端输出的波形。从波形可看出，当时钟脉冲上升沿到来时，如果）=1，则Q=1，如果D=0，则Q=0。图10-31D触发器电路输入输出时序2）D触发器构成的智力抢答器建立智力竞赛抢答电路如图10-32所示，该电路能鉴别出4路数据中的第1个到来者，而对随之而后到来的其他数据信号不再传输和做出响应。至于哪一位数据最先到来，则可从小灯泡的指示看出，该电路主要用于智力竞赛抢答器中。

图10-32智力竞赛抢答电路图10-32所示电路全部由CMOS库中CMOS4000系列芯片构成，包括四锁存□型触发器4042BD,4输入端与非门4012BD、或非门4001BT。4042BD的E0端为时钟输入端、E1端为极性端、D为输入端、Q为输出端，其真值表如表10-4所示。表10-44D触发器真值表E0（时钟）E1（极性端）Q00D上升沿0锁存11D下降沿1锁存电路工作时，开关J6断开，使4042BD的极性端E1处于高电平“1”。E0端电平由D0〜D3和复位开关产生的信号决定。复位开关J5闭合时，4001BD的②脚接地为低电平，由于J1〜J4均为关断状态，D0〜D3均为低电平“0”状态，所以。0〜Q3为高电平“1”状态，时钟端E0为高电平“1”状态，此时D触发器输出为0，灯泡全不亮。当有人抢答时，Q0〜Q3中必有一端最先处于高电平'1”状态，则Q0〜Q3必有一个处于低电平“0”状态，使4012BD的输出脚为高电平1”状态，此时由于复位开关J5是闭合的，因此或非门4001BT输出为低电平，从而迫佃0为低电平“0”状态，相当于CP脉冲下降沿的作用，根据真值表10-4所示，此时输入的高电平信号被锁存，对应的小灯泡变亮。电路对以后的信号便不再响应。下面对该电路进行仿真测试，其步骤如下：开关JI〜J4全部断开即输入全部为低电平，开关J6断开，令£1为高电平，复位开关J5闭合，等待输入信号。启动仿真，发现此时灯泡全部不亮，随便按下JI〜J4开关中的一个，发现对应的灯泡变亮，即该路有人抢答，此时再按下其他开关，对应灯泡不会变亮，说明该电路只能响应最先的一路输入，实现了抢答功能。灯泡亮后，需要对抢答电路进行复位，使灯泡熄灭(请确认)，以便于下次抢答。此时令JI-J4全部断开，即输入全部为0，令开关J6闭合一次后，即令£1端为0，由于此时E0端也为0，由D触发器真值表可知，输出Q为0，灯泡熄灭，可以开始下次抢答。103555定时器应用电路的设计与仿真555集成定时器属中规模集成电路，它将模拟功能和数字功能结合在一起，外接电阻、电容后，可方便地构成单稳、多谐和施密特触发器，使用灵活、功能齐全，输出电流大(100-200mA)，因而在定时、检测、报警、家用电器、电子玩具和波形产生和变换方面得到了广泛的应用。555定时器有双极型和CMOS两种类型。双极型定时器具有较大的驱动能力，电源电压范围为5-16V；而CMOS定时器具有较低的功耗和较高的输入电阻，电源电压范围为3-18V，负载电流在4mA以下。常用的555定时器如LM555H其逻辑符号如图10-33中U1所示，其引脚功能如下：管脚1为接地端；管脚2为低电平触发输入端TRI，当输入电平低于VCC/3或VCO/2时，输出OUT为高电平；管脚3为输出端OUT;管脚4为复位端RST。当RST=0时，OUT=0;管脚5为控制电压输入端CON;管脚6为高电平触发端THR。当该端电平高于2VCO/3时，输出OUT为低电平;管脚7为放电端DIS(请确认是否正确？？)管脚8接电源VCC;VCO为外接控制电压输入，当管脚5接控制电压VCO时，管脚6的比较电压为VCO，而管脚2的比较电压为VCO/2。1。3.1利用555定时器设计波形发生电路从Mixed库(混合集成库)里面找到555定时器LM555,并用示波器和频率计数器作

为测量元件，建立如图10-33所示电路。该电路构成了自激多谐振荡器，也无稳态触发触发器(请确认)。该电路毋需外加触发脉冲，就能输出矩形脉冲，因输出矩形脉冲含有很多高次谐波，因此称为多谐振荡器。其中R1和Rw是外接定时电阻，C1是外接定时电容。图10-33中电阻R1、Rw及电容C1构成充放电回路，当VC1>2VCC/3时，555定时器内部三极管导通，电容C1通过电阻Rw放电；当电容C1上电压VC1<VCC/3时，555定时器内部三极管截止，电容开始充电。图10-33自激多谐振荡器电路其中低电平脉冲宽度TWL=0.7RwC1，高电平脉冲宽度TWH=0.7(R1+Rw)q，振荡周期T=0.7(R1+2Rw)C］。下面通过仿真对该电路进行分析，其步骤如下：激活电路，双击示波器图标，得到如图10-34所示波形，其中B通道为电容上波形，为三角波，A通道为得到的矩形脉冲，在图10-33所示电路参数下频率约为1kHz，测得TWL=°.459mS,TWH=0.434mS,因为Rw>>R1,因此TWLTwh。图10-34自激多谐振荡器电路输入输出波形（2）双击图中频率计数器（请确认），得到输出频率为1.05kHz,如图10-35所示，调节可调电阻Rw可对输出频率进行调整。图10-35频率测量结果（3）通过图10-33中电路参数计算TWL=0.7RwC1=0.7x65x0.01x10-3=0.455mSTWH=0-7（R1+Rw）C1=0.7x73.8x0.01x10-3=0.516mS,T=0.7（R1+2Rw）C1=96mS计算结果和仿真测量结果基本吻合。注意：555定时器5端接电容C2是为了防止电路干扰。10.3.2利用555定时器设计波形整形电路利用555定时器形成单稳态触发器，主要用于整形、定时和延时功能。因为任何外来波形只要送入单稳态触发器，只要能够使触发器翻转，都能输出一个宽度和幅度一定的矩形脉冲，起到整形作用。用555定时器创建一波形整形电路如图10-36所示，当输入信号Uj没有负脉冲时，UO=0，当输入信号UI<VCC/3,输出变为1。电源对电容充电，当电容电压Uc>2VCC/3时，输出变为0，此后电容迅速放电。因此输出脉冲的脉宽由充电回路的电阻2和C2决定。脉宽tp=1.1R2C20下面对该电路进行仿真分析，其步骤如下：（1） 将函数发生器的输出设置为方波，幅值为5V，其通过图10-36中电容C1滤波后就形成一尖脉冲，再通过直流电源V1给它一个直流偏置电压12V，最后得到的555定时器的输入波形应是全为正极性的尖脉冲波形。（2） 激活电路，双击示波器图标，得到如图10-37波形，其中B通道为输出的矩形脉冲，A通道为输入的不规则尖脉冲波形，当输入信号小于4V时，输出脉冲为高电平，脉宽为2.168mS。（3） 根据公式脉宽tp=1.1R2C2=2mS，与测量值符合。通过该电路可看出，输入的尖脉冲波被整形成标准的矩形脉冲，脉宽可通过电阻2和C2调节。

图10-36波形整形电路图10-37波形整形电路输入输出波形104数字钟设计与仿真数字钟是用数字集成电路构成并用数显示的一种现代计时新传统机械表计时相比，它具有走时准确、显示直观、无机械传动装置等特点，因而广泛应用于车站、码头场、商店等公共场所。在控制系统中，数字钟也常用于作定时控制的时钟源。1-任务要求其要求如下：设计一个具有“时”“分”、“秒”的十进制数字显示，小时显示从00〜23）的计时器；具有手动校时、校分功能（请确认）用74系列中小规模集成器件去实现；2.数字钟的基本工作原理数字钟一般都由振荡器、分频器、译码器、显示器等几部分组成。其中荡器和分频器组成标准秒信号发生器，秒信号送入计数器进行计数，把累计的结果以“时”、“分”、“秒”的数字显示出来。“时”显示由二十四进制计数器、译码器和显示器构成；分”和“秒”显示分别由六十进制计数器、译码器和显示器构成。1） 时钟发生电路时钟发生电路一般可由石英晶体振荡电路和55定时器构成的多谐振荡器来构成，本例采用10.3.1节设计的频率为1kHz的多谐振荡器来完成。当然也可采用石英晶体振荡电路，该电路产生的时钟频率比较准确，常用于数字电路的时钟信号。2） 分频器分频器功能主要是产生标准的秒脉冲信号，即是每秒产生一个时钟上升沿，频率为1Hz，因为一般振荡器产生的频率较高，需要用分频器降低时钟频率。此处采用前面设计的10分频电路来实现，采用三个74LS90串联产生1/1000分频，获得需要的1Hz秒脉冲信号。下面把时钟发生电路和分频器合在一起就能产生日2的时钟脉冲信号，如图10-38所示，其中分频器生成了层次块电路，采用逻辑分析仪来观察输出脉冲。因JHz的时钟脉冲信号周期很长，此处把逻辑分析仪的参考时钟频率设为0Hz，以免所需要的仿真时间太长。激活电路后得到输出时钟信号如图10-39所示，测量其频率大约为1.1Hz左右，这主要因为555定时器的输出时钟不是标准的1kHz信号，因此可以对555定时器的电阻RW进行微小调整，使其产生标准的1kHz信号从而经1/1000分频后得到准确的1Hz频率。图10-38秒信号发生电路

图10-39逻辑分析仪输出波形计数器根据设计要求要显示“时'、“分”、“秒”信号需要三个计数器，对于显示“时”此处采用24时制，即采用24进制计数器来实现。显示“分”、“秒”都是60进制，因此都采用60进制计数器来实现。对于上述计数器设计过程在10.2.3中已经设计完成了，为了使用方便，下面把一个24进制计数器和两个60进制计数器生成层次块电路，创建步骤如下：首先创建24进制计数器的层次电路块。新建一电路文件作为主电路，然后依次执行“Place”/"CreatNewHierarchicalBlock命令，弹出如图10-40所示对话框，设置层次电路块的输入输出引脚数和名称，单击“OK”按钮后，程序要求存储主电路文件，对该主电路文件命名后并保存。图10-40层次块电路属性设置存储该电路文件后，双击图中生成的层次块图，如图10-41所示，弹出对话框如图10-42所示，鼠标单击EditSubcircuit”按钮，得到一个有10个IO脚的空白原理图，把24进制计数器电路拷贝进去，并连接好IO脚，其中IO1用于时钟输入端，IO2-IO9用于数码管显示端，IO10用于进位端，保存后得到如图10-43所示电路。

图10-4124进制计数器层次块 图10-4124进制计数器层次块 10-42层次块电路设置图10-43层次块电路IO脚设置这样就生成了24进制计数器的层次块图，如图10-41所示，同样把60进制计数器按照以上步骤创建层次块电路，得到层次块电路如图0-44所示。计数器60图10-4460进制计数器层次块时间校正电路当接通电源或计时出现误差时需要对数字钟进行校正。本例只对“时”和“分”计时电路进行校正，创建电路如图10-45所示。左边是由RS触发器和开关组成的脉冲产生电路，该电路能够消除机械开关的抖动，在10.2节已经详细讲述了，右边通过两个开关T3

和J4控制选择对“时”或“分”计数器进行校正。在不进行校正时，开关设置如图0-45中所示，输出均为高电平，当需要校正“时”计数器，把开力打开，把开关J1来回拨动，得到两路输出校正信号如图10-46所示，该图中得到的脉冲信号为时校正脉冲信号，因开关J4没有打开，因此分校正没有输出脉冲，为高电平。图10-45时间校正电路图10-46时间校正电路输出波形电路总原理图仿真把各个部分电路连接起来，并从指示元件库里把数码管与计数器相连得到如图10-47所示总电路。该电路中没有使用设计的时钟源，因为所需要的仿真时间太长，用一函数发生器代替，为观察进位情况可把时钟频率调高一些。下面通过仿真来验证设计是否正确，步骤如下：图10-47数字钟电路（1） 启动仿真电路，可观察到数字钟的秒位开始计时，计数到0后复位为0,并进位到分位。（2） 将函数发生器输出接到图中乂2的时钟输入端IO1脚，以观察分位进位是否正确。重新启动仿真，同样可观察到分位显示数码管计数到0开始进位到时位并复位为0。（3） 将函数发生器输出接到图中X3的时钟输入端IO1脚，以观察时位进位是否正确。启动仿真，观察到时位显示数码管计数到24后复位为0。以上三步说明该电路的计时和进位都设计正确，下面来验证时间校正电路设计。（1） 将开关J4断开，来回拨动开关J1，“时”位随着变化，说明“时”校时电路设计正确。（2） 将开关J4闭合，J3断开，来回拨动开关J1，“分”位随着变化，说明分校时电路设计正确。通过仿真，说明该数字钟符合设计任务要求。105三相数据采集卡外触发器设计仿真实例触发器主要功能是启动数据采集卡上的由。转换器的采样，一般的数据采集卡都设置了外触发方式，只要有高电平信号输入到外触发通道EXT）就能启动采样。因为在实际的工业现场数据监控中，需要同时采样多路信号，如同时监控三相电压等信号，如果哪相电压过高，需要计算机迅速做出反应，但是实际上往往不知道究竟哪相电压信号先过高，而且这个过高的电压信号是正极性还是负极性。因此需要对每相电压信号预先做出判断，因此采用外触发器对电压做出比较判断，无论哪相电压升高，都能迅速启动数据采集卡同时采样，因此需要设计三相触发通道。由于预先不知道电压的极性，究竟是正电压先升高还是负电压，因此每相需要两个电压比较器，用作正负极性电压比较。建立一单相的触发电路如图10-48所示，选用两片Lm710集成电压比较器，其逻辑符号如图10-48中U1和U2所示。该比较器允许正负电压输入21用于正电压过高比（请确认），因此输入电压接在。1正端（3脚），正的参考电压接在负端4脚）。U2用作负电压过高比较，因此输入电压接在负端（4脚），负的参考电压接在正端（3脚）。预先调整电位器R1和R3阻值，可以设置触发参考电压，超过参考电压后，比较器输出变为低电平原来为高）。图10-48中仅是一相的电路，其他两相电路完全相同，只要把每相的输出端0。丁通过一个三输入或门（请确认）连接后，就组成了三相的外触发器。注意：比较器的输出是集电极开路门，因此需要接5k左右的上拉电阻，在输出才会有高低电平信号。集成电压比较器如果只做正极性电压比较，只用接正电源，但是如果要作正负极性电压比较需接双电源供电。图10-48单相触发电路其步骤如下：（1）激活电路，观察正极性电压比较情况，把函数发生器输入正弦波设置正的偏置电压5V,设置如图10-49所示，这样输入电压全为正电压，得到输出波形如图10-51所示，此处设置U1参考电压为3V，从图10-51中可看出，正弦电压在高于3V时输出变为0。

图10-49输入正弦电压正偏置设置 10-50输入正弦电压负偏置设置（2）把函数发生器输入正弦波设置偏置电压为5V,设置如图10-50所示，这样输入电压全为负电压，得到输出波形如图10-52所示，此处U2参考电压为-3V，从图10-52中可看出，正弦电压在低于3V时输出变为0。图10-51正极性电压比较输出波形 10-52负极性电压比较输出波形（3）从仪器栏里拖出四通道示波器到电路工作区（请确认），将输入正弦电压偏置电压设置为0，幅值为5V，即正负输出都有，而比较器。1和U2的参考电压分别设置为±3V，因此输入的正负电压都能产生比较输出将示波器A、B、C通道分别接在图10-48所示电路中U1、U2和U3A的输出端（？？？），启动仿真开关，得到示波器波形如图10-53所示，顶上是U3A的输出波形，以下依次是U2>U1的输出波形。说明正负极性电压分别触发了比较器U1和U2,U1和U2的输出通过与门后，高与高得高电平，高与低得低电平，得到触发脉冲信号U3A输出）（请确认）。说明无论输入正负极性电压，只要超过了预先设置的参考电压都能产生触发脉冲信号。注意：此处为了便于观察示波器信号将U3A的波形设置了偏置。10-53正负极性电压比较输出波形106A/D与D/A应用电路设计与仿真10.6.1A/D转换器应用电路仿真A/D转换器是将输入的模拟信号转换成数字信号输出VD转换器的主要技术指标有：分辨率，指输出数字信号位数，有位、10位、12位等；转换速度，指每次转换所需要的时间；相对精度，指实际输出的数字量与理想转换特性之间的最大偏差Multisim7中的A/D转换器只有一种，输出数字信号为8位，逻辑符号如图10-54中所示，其各管脚定义如下：VIN:模拟电压输入端子。VREFP:参考电压’+”端子，要接直流参考源的正端。因为输出期位，则输出信号对应的量化离散电平为VIN256/VRF，从这个公式可看出，量化位数越多分辨率越高，输入电压范围越小，分辨率也越高，如输入电压最高为V则最小能分辨的电压约为20mV。VIN为输入的信号电压，VRF为参考电压VRF=VREFP-VRENVREFN：参考电压“一”端子，一般与地连接。SOC：启动转换信号端子，只有端子电平从低电平变成高电平时，转换才开始。EOC：转换结束标志位端子，高电平表示转换结束。OE：输出允许端子，可与EOC接在一起，一次转换完成后允许输出。D0〜D7：数字信号输出端。创建A/D转换器电路如图10-54所示，采用两个数码管观察\勤转换器输出的数字量

变化，因为该A/D转换器只能允许正极性电压输入，因此需在输入的V正弦信号V2上叠加一个+5V的直流信号VI，使A/D转换器的输入正弦电压在0-+10V范围内变化（不明其意）。此处参考电压V3为+10V，因此在A/D转换器输入的正弦电压为0V时对应数码管显示为00H（16进制），在最大电压10V时，对应FFH，在正弦电压中点5V时，对应为80H。根据量化离散电平公式VinX256/Vrf，如果参考电压不同，在同样的输入电压下，数码管显示也会不同。下面通过仿真来验证分析，其步骤如下：U4 U3DC：D_HEX DCD_HEXU4 U3DC：D_HEX DCD_HEX10-54A/D转换电路（1） 启动仿真开关，用示波器和数码管观察输入和输出是否一样，在刚启动电路时，输入正弦电压为5V，数码管为80H，随着输入电压升高，数码管显示数值也在增加，在输入正弦到达最大时，数码管显示为FFH，以后数码管显示数值又逐渐减小至00H，因此说明该A/D转换器工作正常。（2） 改变参考电压为20V，重新启动仿真开关，观察数码管在开始时显示值为40H。，因为开始时，正弦电压输入Vin=5V，参考电压Vrf=20，根据公式VinX256/Vrf则有输入对应的10进制数为64，转换为16进制为40