数字逻辑电路与系统设计分习题及解答：第6章习题及解答

第6章题解：6.1试用4个带异步清零和置数输入端的负边沿触发型JK触发器和门电路设计一个异步余3BCD码计数器。题6.1解：余3BCD码计数器计数规则为：0011→0100→…→1100→0011→…，由于采用异步清零和置数，故计数器应在1101时产生清零和置数信号，所设计的电路如图题解6.1所示。6.3试用D触发器和门电路设计一个同步4位格雷码计数器。题6.3解：根据格雷码计数规则，计数器的状态方程和驱动方程为:按方程画出电路图即可，图略。试用4位同步二进制计数器74163实现十二进制计数器。74163功能表如表6.4所示。题6.5解：可采取同步清零法实现。电路如图题解6.5所示。6.7试用4位同步二进制计数器74163和门电路设计一个编码可控计数器，当输入控制变量M=0时，电路为8421BCD码十进制计数器，M=1时电路为5421BCD码十进制计数器，5421BCD码计数器状态图如下图P6.7所示。74163功能表如表6.4所示。题6.7解：实现8421BCD码计数器，可采取同步清零法；5421BCD码计数器可采取置数法实现，分析5421BCD码计数规则可知，当时需置数，应置入的数为：。加入控制信号M，即可完成电路设计。电路如图题解6.7所示。试用同步十进制计数器74160和必要的门电路设计一个365进制计数器。要求各位之间为十进制关系。74160功能表如表6.6所示。题6.9解：用3片74160构成3位十进制计数器，通过反馈置数法，完成365进制计数器设计。电路如图题解6.9所示。6.11图P6.11所示电路是用二—十进制优先编码器74147和同步十进制计数器74160组成的可控制分频器。已知CLK端输入脉冲的频率为10KHz，试说明当输入控制信号A，B，C，D，E，F，G，H，I分别为低电平时，Y端输出的脉冲频率各为多少。优先编码器74147功能表如表4.4所示，74160功能表如表6.6所示。题6.11解:当时，74160构成模9计数器，端输出频率为KHz；当时，74160构成模8计数器，端输出频率为KHz；当时，74160构成模7计数器，端输出频率为KHz；当时，74160构成模6计数器，端输出频率为KHz；当时，74160构成模5计数器，端输出频率为KHz；当时，74160构成模4计数器，端输出频率为KHz；当时，74160构成模3计数器，端输出频率为KHz；当时，74160构成模2计数器，端输出频率为KHz；当时，74160循环置9，端输出频率为0Hz；6.13试用D触发器、与非门和一个2线—4线译码器设计一个4位多功能移位寄存器，移位寄存器的功能表如图P6.13所示。题6.13解:以i单元示意(左侧为i-1单元，右侧为i+1单元)，示意图如图题解6.13所示。6.15参照串行累加器示意图（见图6.40），试用4片移位寄存器79194、一个全加器和一个D触发器设计一个8位累加器，说明累加器的工作过程，画出逻辑图。移位寄存器79194功能表如表6.10所示。题6.15解:8位串行累加器电路如图题解6.15所示。累加器的工作过程为：首先通过清零信号使累加器清零，然后使，电路进入置数状态，这时可将第一组数送到并行数据输入端，在CLK脉冲作用下，将数据存入右侧输入寄存器中。其后，使电路改变成右移状态（），在连续8个CLK脉冲作用后，输入寄存器中的数据将传递到左侧输出寄存器中。接着可并行输入第2组数据，连续8个CLK移位脉冲作用后，输出寄存器的数据将是前两组数据之和。以此往复，实现累加功能。6.17试用移位寄存器79194和少量门设计一个能产生序列信号为00001101的移存型序列信号发生器。移位寄存器79194功能表如表6.10所示。题6.17解:（1）电路按下列状态变换()：0000→0001→0011→0110→1101→1010→0100→1000→0000（2）使74194工作在左移状态(SA＝1，SB＝0)若考虑自启动，（结果不唯一），电路图如图题解6.17所示。6.19试分析图P6.19所