数字信号处理器：第7讲 TigerSHARC系列DSP系统设计

西安电子科技大学电子工程学院1第7讲：TigerSHARC系列DSP系统设计西安电子科技大学电子工程学院2内容提示7.1概述7.2复位和加载方式选择7.3时钟和电源电路设计7.4TS201硬件系统设计要点7.5模拟接口电路设计7.6程序的优化7.7应用系统设计举例西安电子科技大学电子工程学院37.1概述芯片选择SHARCTigerSHARC任务需求分析运算量处理速度存储量系统结构和复杂程度单片系统多片系统紧耦合松耦合成本西安电子科技大学电子工程学院4芯片选择的几个因素定点/浮点处理器运算速度（主要的因素）数据传输速度内部存储器和片内接口资源外围接口芯片其他考虑因素西安电子科技大学电子工程学院5芯片选择——定点/浮点处理器输入数据的动态范围定点处理器动态范围小16bit定点DSP动态范围仅96dB定点处理可能会发生数据溢出需要使用移位定标措施或者用定点指令模拟浮点运算使程序执行速度大大降低浮点处理器动态范围大既可以完成定点运算，也可以完成浮点运算处理算法的复杂程度浮点处理器可完成复杂的算法浮点运算的C编译器的效率高西安电子科技大学电子工程学院6芯片选择——处理速度处理器ADSP-时钟频率(MHz)FIR/阶

(ns)IIR/2阶级联(ns)1024复FFT(s)倒数(ns)除法(ns)BF535P35046BF531400BF532400BF53360021161N100520909060212622002.5104615210604025100460225150TS1013002.239.34TS201600120西安电子科技大学电子工程学院7芯片选择——数据吞吐量处理器浮点运算(MFLOPS)数据传输速度内部总线(Mbytes/s)外部总线(Mbytes/s)LINK(Mbytes/s)21060120

2404802116048080021262120066TS1011500120008001000TS20136002400010004000TS20236002400010004000TS2033600240005001000西安电子科技大学电子工程学院8芯片选择——内部存储器SHARCADSP-210604MbitsADSP-210622MbitsSHARC(SIMD)ADSP-21160M4MbitsADSP-212622MbitsTigerSHARCADSP-TS1016MbitsADSP-TS20124MbitADSP-TS20212MbitADSP-TS2034Mbit西安电子科技大学电子工程学院9芯片选择——片内接口资源处理器外存主机多处理器DMA串口LINKSDRAM210604G16/326102SPI6个4位21160M63M8/16/326141SPI+4I2S2个8位ok2126216MB226SPI+I2SokTS1014G32/64844个8位okTS2014G32/648144个8位okTS2024G32/648144个8位okTS2034G328102个8位ok西安电子科技大学电子工程学院10芯片选择——其他考虑因素开发环境是否现有，购买否系统复杂程度DSP数量成本器件成本、开发成本研制周期开发的继承性利用已开发产品的技术基础元器件来源和采购周期等

西安电子科技大学电子工程学院117.2复位和加载方式选择西安电子科技大学电子工程学院12TS101的两级复位复位引脚REST两级复位芯片复位上电复位，系统上电且Strap引脚稳定后，RESET引脚先有效（低－高－低）正常复位，上电复位后的任何复位，RESET引脚有效（低）内核复位通过设置SQCTL寄存器的SWRST位，DSP能够从内部复位（内核复位），但不影响外部端口和I/O西安电子科技大学电子工程学院13对上电复位信号的要求在系统上电后的RESET引脚复位信号首先，必须保持至少2ms的低电平然后，撤销低电平转为高电平高脉冲至少50个SCLK周期最大100个SCLK周期再次为低有效，至少100个SCLK周期在上电过程中，为了确保器件的正确操作，也必须让Strap引脚信号保持有效西安电子科技大学电子工程学院14上电复位信号的波形时间要求：电源稳定后保持至少2ms50个SCLK周期<t<100个SCLK周期至少100个SCLK周期西安电子科技大学电子工程学院15正常复位信号（热复位）时间要求：

RESET输入的低电平至少保持100个tSCLK以上

STRAP稳定后RESET至少保持2mS以上西安电子科技大学电子工程学院16复位信号的产生方法利用逻辑器件在引脚上产生恰当时序的信号采用专用复位芯片ADM809T/S/R（MAX809的升级产品）西安电子科技大学电子工程学院17程序加载方法在复位时将程序代码导入DSP的内部RAM可以选择四种加载方式之一EPROM加载通过外部口连接EPROM，传递程序代码到内部RAMLINK口加载通过链路口向另外的DSP传递程序代码到内部RAMHOST加载通过主机口向DSP传递程序代码到内部RAM无加载直接从外部存储器开始执行程序西安电子科技大学电子工程学院18TS101的运行模式运行模式利用Strap引脚的复用功能Strap引脚包括BMS、BM、L2DIR、TMROE等4个复位期间，DSP采样Strap选择引脚Strap引脚的缺省值是一个100KΩ的下拉电阻。如果Strap引脚没有外部上拉电阻或逻辑负载，则DSP在复位时取缺省值如果Strap引脚已连上了某个逻辑输入（复用时），根据漏电流和/或逻辑负载的低电平输入电流，可能需要一个更强的外部下拉电阻来保证缺省值要设置缺省模式以外的其它模式，连接Strap引脚到一个足够强的外部上拉电阻西安电子科技大学电子工程学院19复位后TS101的运行模式信号引脚功能描述EBOOTBMSEPROM加载0－复位后从EPROM加载程序(默认)1－复位后等待其它方式加载程序IRQENBM中断使能0－禁止并设置IRQ中断电平有效(默认)1－使能并设置IRQ中断边沿有效TM1L2DIR测试模式10=复位期间需要设置

1=保留TM2TMROE测试模式20=复位期间需要设置

1=保留西安电子科技大学电子工程学院20EPROM加载方式当复位期间引脚BMS的EBOOT信号为低电平时，从EPROM引导从8位EPROM加载的电路形式如下西安电子科技大学电子工程学院21EPROM加载过程DMA通道0自动从8位EPROM以DMA方式传输256×32位字的代码（包含加载程序）进入内部RAM块0，地址为0x00～0xFFDMA传输结束中断使DSP从0x00开始执行加载程序在加载程序控制下，以DMA方式继续传输剩余代码，直到传输完成加载程序用用户代码覆盖自己从0x00开加载内核始执行用户程序西安电子科技大学电子工程学院22LINK加载方式当复位期间引脚BMS的EBOOT信号为高电平时，从链路口或者主机加载程序Link的信号引起处于等待状态的被加载DSP进入从模式系统中的主DSP通过链路口以链路DMA方式向从DSP传输程序代码先向从DSP传输256字（包含加载程序）到0x00从DSP运行加载程序，接收其它程序代码加载程序利用用户代码覆盖自己从0x00开始执行用户程序任何一个链路口都可以用于加载，软件工具中默认接收方为L3西安电子科技大学电子工程学院23LINK加载电路连接举例西安电子科技大学电子工程学院24HOST加载方式当复位期间引脚BMS的EBOOT信号为高电平时，从链路口或者主机加载程序Host的信号引起处于等待状态的被加载DSP进入从模式系统中的HOST通过AutoDAM通道0/1的DMA方式向从DSP传输程序代码先向从DSP传输256字（包含加载程序）到0x00从DSP运行加载程序，继续以单字DMA方式传输其它程序代码加载程序利用用户代码覆盖自己从0x00开始执行用户程序西安电子科技大学电子工程学院25HOST加载电路连接举例西安电子科技大学电子工程学院26加载程序的产生开发工具中提供了3种加载程序的源代码文件TS101_prom.asmTS101_link.asmTS101_host.asm

在VisualDSP++中，嵌入了(elfloader.exe)工具，可以从工程中的用户可执行文件（*.dxe）产生加载文件（*.ldr）在VisualDSP++中选择PROJECT属性页的编译类型的选项为加载文件（LOADERFILE)在LOAD属性页的加载类型中选择相应的加载方式西安电子科技大学电子工程学院27加载程序的工程属性选项西安电子科技大学电子工程学院28EPROM加载程序的选项西安电子科技大学电子工程学院29LINK加载程序的选项西安电子科技大学电子工程学院30HOST加载程序的选项西安电子科技大学电子工程学院317.3时钟和电源电路设计西安电子科技大学电子工程学院32时钟输入信号说明ADSP-TS101S有两个时钟输入SCLK——系统时钟。为外部总线接口提供时钟外部总线接口运行于1×SCLK频率DLL锁定内部SCLK到SCLK输入最大的SCLK时钟频率为DSP内部时钟CCLK频率的一半LCLK——内部时钟。内部时钟CCLK提供时钟驱动CCLK为内核、内部总线、存储器和链路口的时钟指令执行速度也等于CCLKPLL从LCLK产生锁相的CCLKLCLKRAT引脚确定由LCLK到CCLK的时钟倍频数链路口时钟由CCLK通过软件可编程分频器得到SCLK必须与LCLK连接到同一个时钟源西安电子科技大学电子工程学院33系统中时钟信号的速率内核工作在高的时钟频率内核时钟由LCLK倍频得到的CCLK提供LINK口工作在CCLK外部接口工作在低的时钟频率SCLK多处理器总线HOST接口外部存储器外部总线西安电子科技大学电子工程学院34时钟输入信号关系图西安电子科技大学电子工程学院35LCLK倍频系数选择LCLKRAT2-0TS101倍频系数TS201倍频系数000（默认）240012.55010360113.5710048101510110612111保留保留西安电子科技大学电子工程学院36系统时钟设计时钟源的PCB布线安排同相位驱动，阻抗匹配（串接33欧电阻）将时钟源安排到PCB板中央，驱动其余的DSP时钟源到各DSP的PCB布线尽可能短和等长度时钟信号的布线宽度应该比其它信号宽保证高质量的时钟信号如果时钟幅度不够，或者边沿不陡易引起下列故障仿真加载经常出错某些指令突然不运行中断不响应等如果时钟相位不稳，会引发系统故障故障现象也与时钟幅度不够相同（注意由于PLL产生的时钟相位不稳定问题）西安电子科技大学电子工程学院37多处理器系统的时钟驱动电路ClockBufferDriveImpedance=10W50WTransmissionLine40W50WTransmissionLine40W50WTransmissionLine40WACTQ240OctalInverter(NationalSemiconductor)orIDT49FCT805/AorCY7C992ANALOGDEVICESADSP-TS101SSHARCTIGERTMANALOGDEVICESADSP-TS101SSHARCTIGERTMANALOGDEVICESADSP-TS101SSHARCTIGERTM西安电子科技大学电子工程学院38电源设计ADSP要求电源变化范围小于±5％3.3V的TS101在电压低于3.15V时已经不够稳定了ADSPTS101S有两组电源：内核电源（VDD）和模拟电源（VDD-A

）：1.2V模拟电源用于时钟锁相电路

I/O电源（VDD-IO）：3.3V加电的次序有一定要求要求先加核电源，后加I/O电源（至少同时）如果I/O电源先加，将引起仿真器或者链路口加载不正常等故障西安电子科技大学电子工程学院39TS101工作电流——内核（1）各种工作条件下测试得到的内核工作电流西安电子科技大学电子工程学院40TS101工作电流——内核（2）实际工作电流与系统工作状态有关总电流的按照DSP工作在各种状态的时间比估计

％最大并行运算状态×IDDMAX

％典型并行运算状态×IDDTYP

％程序流分支控制状态×IDDCTRL

％DMA传输状态×IDDDMA

％待机状态×IDDIDLE+％低功耗待机状态×IDDIDLELP=总电流IDD典型情况下内核电流：IDD=0.8~1.2A西安电子科技大学电子工程学院41TS101工作电流——IO（1）IO电源VDDIO工作电流与系统结构有关下面是影响工作电流的主要因素每个周期输出引脚中为0的数目输出引脚的负载电容输出电压摆幅引脚的最高开关频率西安电子科技大学电子工程学院42TS101工作电流——IO（2）各类引脚工作比和工作电流如下总的IO工作电流大约：0.14A西安电子科技大学电子工程学院43多处理器系统的JTAG接口1234567891011121314GNDGNDBTCKBTMS/BTRSTBTDIKey(nopin)TS101S#1TMSTCK/EMU/TRSTTDITD0TS101S#2TMSTCK/EMU/TRSTTDITD0TS101S#NTMSTCK/EMU/TRSTTDITD0/EMUCLKINTCKTMS/TRSTTDITDOJTAGHeader4.7k+VCC4.7k+VCC4.7k+VCC4.7k+VCC西安电子科技大学电子工程学院44TS201电源系统P(内部):内电源引脚(VDD):为内核和内部电路提供电源VDD标称值为1.0VP(外部):外部电源引脚(VDD_IO):为I/O驱动电路及相关电路提供电源VDD_IO标称值为2.5VP(内存):内存电源(VDD_EDRAM):为内存及相关电路提供电源VDD_EDRAM标称值为1.5V西安电子科技大学电子工程学院45TS201内部电源引脚(VDD)内核所消耗的平均电量依赖于指令的执行次序和操作数的复杂度内核功耗平均电量估算:P(内部)=IDDIN×VDDIDDIN是在每一级的代码活性下执行时间百分率的加权平均值代码活性分级的详细描述在“ADSP-TS201功率估计”工程手册(EE-170)中：包括最大值、典型的、控制、DMA、空闲、空闲低电源西安电子科技大学电子工程学院46MaxTypCntrlDMAIdle内部均值Time->注1:实际数据取决于应用程序.注2:降低温度的设计基于平均功率.TS201电源(VDD)例子西安电子科技大学电子工程学院47TS201电源(VDD)设计处理“峰值”能量要进行功率设计的原因：根据编码,TigerSHARC可以外部时钟周期，周期性地以最大能量执行该条件所需的能量高于旁路电容和大电容所提供的能量根据“ADSP-TS201功率估计”设计手册(EE-170):IDDINMAX—VDD为“最大功率”运行提供电流最大能量运行是一次SIMD，取两个四字同时进行四个16-bit定点乘法和加法.数据的获取与执行是随机的.这个向量包括了DMA执行，如下所讲的IDDINDMA.西安电子科技大学电子工程学院48TS201IO电源(VDD_IO)外部口电源(VDD_IO)为输出引脚开关作用供电，由系统决定.对于每组引脚,电源需求取决于:一个周期内开关的输出引脚数(O)开关的最高频率(f)负载电容(C)电压摆动(VDD_IO)外部口功耗估算:P(外部)=O×C×VDD_IO^2×f细节参阅“ADSP-TS201功率估计”设计手册(EE-170).西安电子科技大学电子工程学院49TS201内部存储器电源(VDD_EDRAM)内部存储器电源(VDD_EDRAM)为内部存储器及其相关电路供电P(edram)两个提供选项(由ENEDREG控制):外部调节，由VDD_EDRAM引脚提供内部调节，通过VDD_IO提供以下情况交给外部供电:低风险内部整流电源加重了散热问题西安电子科技大学电子工程学院50TS201功耗–

温度设计考虑温度的电源设计有以下几点:平均核(VDD)功率:P(内部)外部(VDD_IO)功率:P(外部)内存（VDD_EDRAM)功率:P(edram)TS201温度功率估计P(thermal)=P(内部)+P(外部)+P(edram)西安电子科技大学电子工程学院51TS201电源–

基本值TS201基本功率值:“典型”（Typical）平均核功率@1.00VVdd,500MHz,25C=2.0W“典型”（Typical）平均核功率@1.00VVdd,500MHz,85C=2.7W“最大”（Max）核功率@1.05VVdd,500MHz,85C=3.5WEDRAM最差情况功率=1W“典型”是“Max”,“Typ”,和“Ctrl”的加权平均值（EE170所述）.“Max”在EE170中有精确描述.外部功率由系统决定.西安电子科技大学电子工程学院52电源滤波电路设计电源电路需要良好的滤波电路最好每个DSP采用单独的电源滤波电路内核电源和模拟电源分别滤波芯片电源引脚附近放置滤波电容典型的电源滤波电路如下：西安电子科技大学电子工程学院53电源变换电路设计系统中经常仅提供+5V电源需要进行电源变换常用的电源变换芯片DC-DC型效率高，波纹大，适合于内核LDO波纹小，但功耗大，需要散热类型型号输入电压输出电压电流公司LDOREG1117A~15VAdj/1.8/2.5/3.3/2.85/50.8ATI-BBDC-DCPT69334.5~5.5V3.3/1.2~1.85.5/1.2ATI-BBDC-DCMAX19512.6~5V1.25~1.8V1.5AMAXIMLDOTPS786011.2~5.5VAdj/1.2~3.31.5ATI-BBLDOTPS703021.2~5.5V双输出1.2～3.31/2ATI-BB西安电子科技大学电子工程学院54电源电路的PCB布线专门为电源布线安排一层各DSP电源布线相对独立每个DSP的电源输入的滤波回路就近放置电源引脚的旁路滤波电容就近放置电源线和地线的布线宽度应该足够宽西安电子科技大学电子工程学院557.4ADSP-TS20xS系统设计

西安电子科技大学电子工程学院56电源供电

ADSP-TS20xS处理器有几个电源：

VDD(内部)VDD_A(模拟PLL)VDD_IO(外部I/O)

可选的VDD_DRAM(DRAM)西安电子科技大学电子工程学院57电压范围

西安电子科技大学电子工程学院58VDD_A供电两个VDD_A电源引脚用来直接对PLL进行供电，这些引脚与VDD电源引脚隔离，所以要加额外的去耦和滤波电路来减少噪声。对于多处理器设计，对每一个处理器进行单独供电。VDD供电VDD电源引脚用来给所有的内部逻辑供电，除了DRAM，I/O’s和PLL。VDD_IO供电VDD_IO供电引脚对所有的I/O’s供电，包括所有的链路口LVDS引脚。当使能内部VDD_DRAM电压整流器，VDD_IO也对整流器提供电流。西安电子科技大学电子工程学院59VDD_DRAM供电不使能或使能内部VDD_DRAM电压整流器ADSP-TS20xS包含一个可选的对嵌入式DRAM进行供电的内部电压整流器。假如整流器失能，VDD_DRAM必须由外部电压来供电。假如整流器使能，VDD_IO将被用来产生VDD_DRAM的供电电压。在多处理器系统中，需要特别注意的是：ADSP-TS20xS并不支持对一个处理器的整流器进行使能以及用其输出(VDD_DRAM)来驱动另一个处理器的VDD_DRAM引脚或者任何其他板上所需的1.5V电源。十分重要的准则失能VDD_DRAM整流器,对于使用外部整流器的设计.连接每一个处理器的VDD_DRAM到同一个经过整流的VDD_DRAM电源层。使能VDD_DRAM整流器.每一个处理器的VDD_DRAM电源层必须完全隔离，换句话说就是每一个DSP的VDD_DRAM电源层不能与其他DSP的VDD_DRAM电源层相连，每一个VDD_DRAM亦不能与其他任何电源相连西安电子科技大学电子工程学院60电源加电顺序假如使能内部VDD_DRAM整流器，VDD和VDD_IO加电不分先后顺序，然而VDD_DRAM必须在VDD_IO后加电。假如使能内部VDD_DRAM整流器，VDD/VDD_A和VDD_IO的加电不分先后顺序连到ADSP-TS20xS上的3.3V供电器件：FPGAs、ASICs或存储器应该在VDD_IO后加电。西安电子科技大学电子工程学院61电源的旁路电容

ADI推荐PCB设计者按如下顺序放去耦电容1.VDD_A到VSS旁路电容2.VDD到VSS旁路电容3.VDD_DRAM到VSS旁路电容4.VDD_IO到VSS旁路电容推荐低-ESR/低ESL0.1uF电容作为旁路电容，对于高频滤波器，0.01uF和0.001电容也可以使用(除了0.1uF电容)可以提供足够小的阻抗。在有些时候对电源的滤波特性进行SPICE分析是有必要的。应当使用大电容来减小由于系统中电流瞬态现象引起的电源纹波，几个并联的电解电容和/或钽电容可以使ESR达到最小化。

西安电子科技大学电子工程学院62VDD_A电源的去耦电源中应该首先考虑对VDD_A电源的去耦电容的摆放位置。元件应该尽可能的靠近VDD_A电源引脚来最小化阻抗和寄生电容。VDD_A大约消耗20mA的电流，因此应该使用合适的低阻抗电感西安电子科技大学电子工程学院63VDD_DRAM电源去耦VDD_DRAM电源所需的最少旁路电容，系统中每一个处理器的VDD_DRAM电源都要这样接。1.最少六个1nF的高频旁路电容尽量靠近引脚放置。2.至少两个10nF旁路电容尽量靠近引脚。3.至少四个0.1uF旁路电容尽量靠近引脚。4.当使用外部VDD_DRAM供电时，ADI推荐用最小47uF的低ESR(小于100mΩ)连接到每一个处理器的VDD_DRAM电源，目的是为了减小高瞬态电流引起的电压纹波。单个电解电容：PanasonicFK系列或OS-CON系列。单个钽电容：AVXTPSIII系列。多个MLC电容：AVXY5V系列。西安电子科技大学电子工程学院64VREF引脚参考电压VREF应当设置为VDD_IO的一半，所有电容的偏差必须为1％。在多处理器设计中，所有的DSP均使用同一个VREF，因此每个DSP均需要一个1nF的高速去耦电容紧靠VREF引脚。西安电子科技大学电子工程学院65SCLK_VREF引脚与Rev0.x硅有关的SCLK_VREF引脚为：

SCLK1_VREF(pinP2)SCLK2_VREF(pinR3)

这两个SCLK_VREF引脚必须连接到同一个参考电压上，否则处理器将不能正常工作。在多处理器设计中，所有的DSP均使用同一个VREF，因此每个DSP均需要一个1nF的高速去耦电容紧靠VREF引脚。同时要确保VREF远离噪声源，以免其信号受到噪声耦合。SCLK_VREF的电压应当设置为SCLK输入电压的一半，所有电容的偏差必须为1％。西安电子科技大学电子工程学院66

SCLK_VREF参考电路

西安电子科技大学电子工程学院67VREF和SCLK_VREF引脚共用

在许多情况下，VREF和SCLK_VREF可以共用一个参考电压。这时SCLK电压应该为2.5V而不是3.3V

西安电子科技大学电子工程学院68配置引脚(1)·CONTROLIMP1-0配置引脚

CONTROLIMP0内部有5kΩ下拉电阻，CONTROLIMP1内部有5kΩ上拉电阻，这些引脚控制输出驱动阻抗。对于Rev0.x硅，ADI推荐设置CONTROLIMP1-0为“00”(Normal)西安电子科技大学电子工程学院69配置引脚(2)SCLKRAT2-0配置引脚

SCLKRAT2-0内部有5kΩ下拉电阻，这些引脚设置PLL的时钟倍率。由SCLK倍频产生核时钟。尽管手册中指明SCLK的占空系数为60/40，对SCLK进行奇数次倍频可以使占空系数缩短为55/45。ADI推荐最好使用奇数次倍频使得其占空系数最大为55/45而不是60/40。西安电子科技大学电子工程学院70配置引脚(3)ENEDREG配置引脚不使用内部整流器时，ENEDREG引脚必须接到VSS。

ENEDREG引脚内部有5kΩ上拉电阻，它用来选择内部DRAM电源整流器是失能还是使能西安电子科技大学电子工程学院71配置引脚(4)DS2-0配置引脚

DS2和DS0内部有5kΩ上拉电阻，DS1内部有下拉电阻。这些引脚控制ADSP-TS20xS输出的驱动强度。说明：ADSP-TS201STigerSHARC®嵌入式处理器初始数据手册Rev.PrA到Rev.PrG以及ADSP-TS202STigerSHARC®嵌入式处理器初始数据手册Rev.PrA和ADSP-TS203STigerSHARC®嵌入式处理器初始数据手册Rev.PrA表－13所示的输出阻抗的排列顺序错误。ADSP-TS20xS系列处理器，正确的排列顺序如表所示西安电子科技大学电子工程学院72Strap引脚Strap引脚：/BMS,/BM,TMR0E,/BUSLOCKADSP-TS20xS处理器有四个双重STRAP引脚/BMS，/BM，TMR0E和/BUSLOCK。这些引脚可以选择加载模式，SYSCON/SDRCON写使能，链路口宽度和中断(电平/边缘)，这些引脚在复位后有其他功能.

这四个引脚的每一个都有内部上拉，下拉电阻或无电阻(三态)。电阻的类型取决于/RST_IN是低电平还是高电平。下表说明了在复位和正常工作期间电阻的连接方式.pd_0=5kΩ内部下拉电阻，只对于ID2－0=000的处理器

pu_0=5kΩ内部上拉电阻，只对于ID2－0=000的处理器西安电子科技大学电子工程学院73/BMS引脚

/BMS引脚用来设置EEPROM(默认)或外部加载模式。在复位期间(/RST_IN为低)，假如处理器的ID2-0引脚为000，其/BMS内部为5kΩ下拉电阻。系统中所有其他ID2-0编号为1到N的DSPs的/BMS内部没有上拉或下拉电阻要改变默认值，在/BMS和VDD_IO之间加一500Ω的上拉电阻。西安电子科技大学电子工程学院74/BM引脚

/BM引脚设置IRQ3-0的中断失能(默认)和中断使能。在复位期间(/RST_IN为低)，/BM内部为5kΩ的内部下拉电阻。要改变默认值，在/BMS和VDD_IO之间加一500Ω的上拉电阻。假如在复位期间，/BM和/BMS引脚置为高电平，处理器将从/IRQ3-0(启动一个/IRQ信号)所指定的存储器地址开始运行。西安电子科技大学电子工程学院75TMR0E引脚(LINK_DWIDTH)TMR0E引脚用来设置链路口数据宽度1-bit(默认)或4-bit。复位期间(/RST_IN为低)，TMR0E内部为5kΩ的内部下拉电阻。要改变默认值，在TMR0E和VDD_IO之间加一500Ω的上拉电阻。西安电子科技大学电子工程学院76/BUSLOCK引脚(/SYS_REG_WE)/BUSLOCK引脚(/SYS_REG_WE)用来设置对SYSCON和SDRCON寄存器的单次写或连续写。在复位期间(/RST_IN为低)，假如处理器的ID2-0引脚为000，其/BUSLOCK内部为5kΩ下拉电阻。系统中所有其他ID2-0编号为1到N的DSPs的/BUSLOCK内部没有上拉或下拉电阻。要改变默认值，在/BUSLOCK和VDD_IO之间加一500Ω的上拉电阻。西安电子科技大学电子工程学院77SCLK引脚两个SCLK引脚如下：

·SCLK1(P1)

·SCLK2(R2)

为了降低风险，ADI建议每一个处理器的SCLK1和SCLK2引脚上应连接一个简单的RC延迟电路。ADI推荐SCLK1和SCLK2之间应该通过电阻/电容RC电路连接，这个RC电路可以调节SCLK1和SCLK2之间的时序偏差。对于Rev0.x硅，R1和R2应当焊装0Ω的电阻，C1和C2不装任何电容。

西安电子科技大学电子工程学院78SCLK分配下面列出了设计时钟分布要注意的问题PCB上时钟缓冲输出到所有时钟输入之间应该是点对点连接，走线长度应该匹配使偏差最小。所有时钟信号的电容量应在5％以内。PCB板上的过孔数最少。每个时钟线上的过孔数应相同。时钟信号要远离同层上的其他信号，至少保持四倍最小间距。

西安电子科技大学电子工程学院79时钟信号的上/边不应有其他任何信号。处理器时钟缓冲应能够驱动两个SCLK引脚(6pF的输入容性负载)。使用高质量，低抖动的时钟源来产生参考时钟。使用低抖动(<100pS)的时钟缓冲驱动。使用低输出到输出偏差时钟缓冲驱动。从时钟缓冲输出到SCLK输入的所有时钟信号应该仔细检查。一个多输出时钟缓冲应当用来驱动所有器件的时钟，包括DSPs、FPGAs、ASICs以及存储器。使用多片时钟驱动器可以导致信号之间的时钟信号偏差变大。西安电子科技大学电子工程学院80时钟分配方法

推荐使用的时钟分配方法不推荐使用的时钟分配西安电子科技大学电子工程学院81SCLK设计考虑多数情况下，单级时钟设计比双级和多级具有低抖动和低占空比。双级和多级总的抖动(OSC抖动和BUF抖动)分析以及对占空比的影响需要特别注意。SCLK信号的产生，缓冲和在PCB板上的布局需要进行仔细的分析。ADSP-TS20xS数据手册对SCLK的说明中要求输入时钟抖动小于100ps，40％到60％的最小占空比。建议在设计时要尽量满足这些要求，甚至要超过这些要求。使用3.3V时钟缓冲进行设计时要特别注意SCLK_VREF参考电压。ADSP-TS20xS的工作与SCLK_VREF有关，在1.25V时SCLK的占空比好于40/60。占空比最差的情况是当SCLK_VREF电压低于或高于时钟信号的VDD(clocksupply)/2，其他因素的考虑：当选择器件时，各时钟缓冲输出与输出之间的偏差要尽可能<=200ps来保证外部总线接口的高速运作。确保时钟驱动输出的上升和下降时间的对称。检查所有时钟产生器件的电源以及电源的去耦。对所有时钟信号进行信号完整性分析，保证没有外部耦合，并能满足或超过SCLK的要求。TS20xS有两个SCLK输入引脚，注意仿真两个负载。西安电子科技大学电子工程学院82复位引脚与ADSP_TS20xS的复位电路相关的四个外部引脚为/RST_IN,/RST_OUT,/POR_IN以及TRST。其中三个引脚/RST_IN,/RST_OUT,/POR_IN与核以及DRAM的复位有关。这些引脚一定要按下图进行配置。/TRST是JTAG和Emulator复位引脚。ADI建议设计时在/RST_OUT和/POR_IN之间接一0Ω电阻，可以为系统调试时连接逻辑分析仪和示波器提供触点。/RST_IN是芯片硬件复位引脚，/RST_OUT为/RST_IN在芯片内部的同步延迟。/POR_IN用来复位内部DRAM。西安电子科技大学电子工程学院83四类复位TS20xS有四类复位：上电复位，正常复位，DSP核复位和JTAG/Emulator复位。

上电复位,上电复位期间，电源电压正上升到其额定值，/RST_IN引脚必须有效(低)，在电压稳定后保持2mS的低电平。另外，电压稳定之后，/RST_IN无效之前，SCLK必须运行2mS并保持稳定。正常复位,正常复位定义为上电复位后的任何芯片复位。电源，SCLK和其他信号必须稳定。DSP核复位,设置寄存器EMUCTL中的SWRST位复位DSP核，外部端口和I/O口则不会复位。有时也指DSP软件复位。/TRSTJTAG和Emulator复位,/TRST复位引脚不仅复位IEEE1149.1JTAG端口也为Emulator接口提供复位信号。西安电子科技大学电子工程学院84复位时序上电复位时序正常复位时序图西安电子科技大学电子工程学院85JTAG和Emulator引脚ADSP-TS20xS有六个与JTAG和Emulator相关的引脚，当使用ADSP-TS20xS仿真器时引脚/EMU,TCK,TDI,TDO,TMS和/TRST要连到JTAG控制器上。多处理器系统中，为了使TCK信号的上升和下降沿单调快速，所有处理器的这些信号都要有单独的缓冲器来驱动。这样更快的时钟可以提高仿真能力。新的仿真器HPPCI-ICE支持50MHz的TCLK。一些设计中，连接几个器件的TCKs到同一个缓冲器，可以减少TCK缓冲器的个数。这样所有的TCK信号必须进行仿真保证其单调性，并具有陡峭的上升和下降沿，其沿差小于3-4ns，这样才可以于50MHz仿真器连接。西安电子科技大学电子工程学院86链路口引脚ADSP-TS20xS四个或两个(ADSP-TS203S)全双工链路口。每一个链路口独立的进行接收和发送操作，可以与其他链路口连接也可以不连。如果使用链路口，则所有的链路口引脚都应与其他链路口连接，唯一的例外是以1-bit数据模式工作，这种情况下，LxDATAI3-1P/N引脚不作为接收引脚。西安电子科技大学电子工程学院87未用的链路口发送引脚

所有不使用的链路引脚都应当按表－17进行处理。例外的链路口1，2，3的引脚是/LxBCMPO引脚可以用作测试模式。西安电子科技大学电子工程学院88未使用的链路口接收引脚

除了不连的引脚LxACKO,所有的链路接收引脚都应连到VSS或VDD_IO。输入引脚LxDATI3-0P/N以及LxCLKINP/N不使用时必须连接，除非需要接额外的电源。尽管LxDATAI3-0P/N引脚可以连接到VDD_IO(正极)和VSS(负极)，两脚都可以连到VDD_IO输入接收电源节省外加电源。西安电子科技大学电子工程学院89连接LVDS链路口接收引脚

每一个连接链路的LVDS接收对都需要接100Ω1％的电阻。这时板上链路口通信的需要。这些电阻尽量靠近链路口接收引脚放置。

西安电子科技大学电子工程学院90链路口LVDSPCB指南1·链路口与链路口之间的连接应该是点对点的。线长应该与最小偏差匹配。所有的线长应是+/-250mil，这样可以使延迟限制到+/-50pS内。对高速4-bit操作，链路口时钟信号应放在四组LVDS数据信号之间.使PCB上的过孔数最少。过孔可以恶化信号的完整性，过长的线会引起意想不到的影响。4-bit链路口时钟布线西安电子科技大学电子工程学院91链路口LVDSPCB指南2·在LVDS对之间不应有信号或过孔。·相邻的LVDS对之间不应该放置紧密的信号或过孔，除非经过仔细的分析。LVDS信号之间无信号西安电子科技大学电子工程学院92链路口LVDSPCB指南3·对LVDS的布线不应有90度角。使用45度角并保持所有LVDS对之间的宽度和空间为常数。·LVDS对的上方或下方不应有任何信号·假如可能的话，把LVDS差分信号放于PCB的底层或顶层。电源层或地层位于LVDS地下方。这种安排称为“微波传输带”。西安电子科技大学电子工程学院93链路口LVDSPCB指南4假如可能的话，把LVDS差分信号放于PCB的底层或顶层。电源层或地层位于LVDS地下方。这种安排称为“微波传输带”。假如不可能把LVDS差分信号放于PCB的底层或顶层，可以把LVDS信号放在电源层和/或地层的夹层中，称为“微波带状线”。尽管这种安排明显的减少了EMI，它也有一些缺陷。1.很难保持阻抗为常数2.提高传输延迟(~11/2倍)3.需要额外的过孔和层西安电子科技大学电子工程学院94LVDS信号走线的一些工业标准W=PCB线宽S=LVDS对之间的空间D=LVDS对之间的距离D’=到地层或电源层边缘的空间D’=相邻两个电源线之间的距离H=信号于下一层之间的高度说明：要求S,D,H满足

S<2W

D,D’>=2S

H>S西安电子科技大学电子工程学院95未连接引脚DSP-ID=[0]中不用的引脚当DSP-ID=[0]时，所有不使用的引脚连接如下：西安电子科技大学电子工程学院96DSP-ID[1-N]当DSP-ID[1-N]时，所有不使用的引脚连接如下西安电子科技大学电子工程学院97TS201的PCB布局建议ADSP-TS201管脚可能的布线方案ADSP-TS201拓扑星型4-T4-T变形H-型西安电子科技大学电子工程学院98ADSP-TS201管脚西安电子科技大学电子工程学院99简化图簇总线链路口电源简单的,3-4层复杂的,8-10层西安电子科技大学电子工程学院100拓扑结构——星型FPGASDSD西安电子科技大学电子工程学院101拓扑结构——星型优点:通路近乎完全对称到星端距离最短方便进行最差条件仿真方形管脚的FPGA总线接口缺点:所有信号路径至少相交一次需要很多层的布线西安电子科技大学电子工程学院102FPGASDSD拓扑结构——4-T型西安电子科技大学电子工程学院103拓扑结构——4-T型优点:对称的通路到星端距离短方便进行最差条件仿真方形管脚的FPGA总线接口缺点:由于相交的两个TigerSHARCs，信号路径可能交叉.西安电子科技大学电子工程学院104FPGASDSD拓扑结构——4-T变形西安电子科技大学电子工程学院105拓扑结构——4-T变形优点:对称的通路方形管脚的FPGA总线接口缺点:难以布线路径长大量的附加通路由于布线，路径长度可能与簇总线不匹配西安电子科技大学电子工程学院106拓扑结构——H-型FPGASDSD西安电子科技大学电子工程学院107拓扑结构——H-型优点:对称的通道竖向管脚的FPGA总线接口布线简单三层内中间的条可以改善簇总线总共要6-7层好的温度特性缺点:近处与远处TigerSHARC有所差别需要更高级的仿真西安电子科技大学电子工程学院1087.5模拟接口电路设计西安电子科技大学电子工程学院109信号处理器的模拟输入输出大多数信号处理器的输入输出为模拟信号输入的模拟信号需要经过AD采样变换信号处理器的输出需要转换为模拟信号信号处理器内部为数据流典型信号处理器的形式为西安电子科技大学电子工程学院110TS101与ADC的接口方式TS101与ADC接口的几种方式将ADC扩展到外部存储空间需要地址译码，可能会浪费外部存储空间通过DMA方式传输不需要地址译码，接口逻辑简单、方便软件需要管理外部口的DMA中断适合于低、中速率采样，如通信、雷达数据采集通过双端口RAM访问需要地址译码和双端口RAM接口逻辑复杂适合于大容量高速采样，如图像采集等西安电子科技大学电子工程学院111通过DMA方式与ADC接口举例(1)IQ两路模拟输入由两个AD分别采样后锁存采样时钟经过反相后送到DSP的DMAR0DSP通过DMA通道0中断读入一个采样数据西安电子科技大学电子工程学院112通过DMA方式与ADC接口举例(2)DSP程序中需要以DMA方式读入采样数据输入整型数据位置在I路——D9～D0Q路——D16～D25分离输入数据得到10位I、Q数据分别将I、Q数据转换成浮点数利用整型到浮点数转换指令西安电子科技大学电子工程学院113正交采样问题许多场合需要正交采样技术传统的正交采样采用模拟正交变换技术需要两路零中频放大器和ADC其幅相平衡难以保证在DSP中可以采用数字正交采样技术对模拟正交变换原理直接数字化实现采用希尔波特变换实现幅相平衡可以得到保证西安电子科技大学电子工程学院114正交采样原理西安电子科技大学电子工程学院115正交采样与DSP接口举例模拟输入由单个AD采样，经过数字正交变换单元处理由正交变换单元产生DSP的DMAR0DSP通过DMA通道0中断读入正交处理后的一个数据西安电子科技大学电子工程学院116TS101与DAC的接口方式TS101与DAC接口的几种方式将DAC扩展到外部存储空间需要地址译码，可能会浪费外部存储空间通过DMA方式传输不需要地址译码，接口逻辑简单、方便软件需要管理外部口的DMA中断适合于低、中速率输出，如通信、雷达、视频数据通过双端口RAM输出需要地址译码和双端口RAM接口逻辑复杂适合于大容量高速数据，如图像恢复等西安电子科技大学电子工程学院117通过DMA方式与DAC接口举例(1)转换时钟送到DSP的DMAR0DSP通过DMA通道0中断输出一个数据西安电子科技大学电子工程学院118通过DMA方式与DAC接口举例(2)数据送到DAC之前，DSP需要完成数据范围压缩把数据的动态范围压缩到DAC的动态范围内数据类型转换浮点数转换为定点数为输出数据建立输出缓冲区输出缓冲区一般是循环缓冲区利用循环寻址方式实现西安电子科技大学电子工程学院1197.6程序的优化西安电子科技大学电子工程学院120程序优化的方法和途径实施高级优化（首选）最有效的方法——保留了可移植性改进算法使算法更适合硬件结构

挖掘机器的能力

可以使用专用指令（库/可移植)

调查所处理特定要求不可移植的改变（最后使用）

利用C语言?

利用汇编语言?优化的目的时间（速度）？空间？西安电子科技大学电子工程学院121高级优化—改进算法西安电子科技大学电子工程学院122高级优化——改进算法（1）从一个点积和的C程序片段开始for(i=0;i<NC;i++){for(j=0;j<NC;j++){floatsum=0.0;for(k=0;k<NUM_SAMPS;k++)sum+=Input[i*NC+k]*Input[j*NC+k];Cover[i*NC+j]=sum/NUM_SAMPS;}}输出输入西安电子科技大学电子工程学院123高级优化——改进算法（2）改进算法的基础分析程序代码点积row[i]和row[j]

运算是可交换的改进:输出是对称的，只需要计算上三角部分，存储结果形式为[i,j]和[j,i]将j循环的终值从NC改为i

可以得到2x的速度!西安电子科技大学电子工程学院124高级优化——改进算法（3）原（改进）的程序:在高级语言分析最方便在高级语言修改最容易编译器并不关心算法问题汇编语言程序员很少关心此事for(i=0;i<NC;i++){for(j=0;j<NCj<=i;j++){floatsum=0.0;for(k=0;k<NUM_SAMPS;k++)sum+=Input[i*NC+k]*Input[j*NC+k];Cover[i*NC+j]=Cover[j*NC+i]=sum/NUM_SAMPS;}}西安电子科技大学电子工程学院125优化—硬件的性能西安电子科技大学电子工程学院126考察硬件的一般特征支持那些算法？硬件具有浮点处理能力？如果没有，在使用浮点运算前需要仔细考虑

算术单元的整数范围的大小基于16位处理器进行32位算术运算将会降低速度基于32位处理器进行16位算术运算也不方便扩展的算术运算是否重要？

2x16或者4x16算术运算或许更理想(每个周期的运算次数更多，存储器需求量较少)默认的数据类型、存储器安排、算法计算的带宽和吞吐率如何？算法中那些是关键的操作？计算机执行它们会有多快？西安电子科技大学电子工程学院127了解硬件基础其它的关键操作能力如何？

缺少的操作将需要库函数弥补某些处理器没有除法指令(它也影响求模(mod)操作)

特殊操作可能使某种能力增强一种操作能够替代整个循环

count_ones,find_first_one,bit_reverse库中经常提供这些操作知道那些可以利用并且尽量合理地利用它们它可能会影响到算法的选择西安电子科技大学电子工程学院128除法的处理除法被大量使用在各种处理中除法可以用乘倒数代替西安电子科技大学电子工程学院129优化的理论值西安电子科技大学电子工程学院130优化—编译器的作用西安电子科技大学电子工程学院131C和编译器

C提供通用的计算模块可移植高级编译器的工作：映射这些模块到指定的机器试图优化指令的使用提供指令组合或者库调用补充完善优化器改善性能做的很少尽量去利用资源编译器的优化限制在一定范围内不会进行全局的改变不会代之以不同的算法不会重新安排数据或者改变数据类型西安电子科技大学电子工程学院132编译器编译过程简述第一步：直接翻译代码完全按照顺序每一步都照写第二步：优化变换成一种等效形式希望运行较快和空间较小很可能结果与原来相同简单指导：减小一般性优化器的能力是有限的：优化器并不知道如何处理各种情况某些情况使它感到困惑可收集的通用问题太多西安电子科技大学电子工程学院133并行和多运算指令并行指令:组合条件判断、计算、数据传送和分支如：

IFXALE;do,XR6=R3-R11;[j0+j1]=astat;;多运算指令:允许ALU和乘法器并行工作如：

XFR1=R3*R7;XFR8=R9+R12;;西安电子科技大学电子工程学院134优化举例：

A*cB*d西安电子科技大学电子工程学院135

计算公式西安电子科技大学电子工程学院136优化前的程序代码段J0=ADDRESS_A;;//取A的地址J1=ADDRESS_B;;//取B的地址K0=ADDRESS_P;;//取P的地址K1=ADDRESS_Q;;//取Q的地址xr0=const_c;;//取常数Cxr6=const_d;;//取常数Dlc0=100;;LOOP_1: xr1=[J0+=1];;//取A[i] xr2=[J1+=1];;//取B[i] xfr3=r1*r0;;//计算A[i]*C xfr4=r2*r6;;//计算B[i]*D xfr7=r3+R4;;//计算A[i]*C+B[i]*D xfr8=r3-r4;;//计算A[i]*C-B[i]*D [k0+=1]=xr7;;//存储P[i] [k1+=1]=xr8;;//存储Q[i] ifnlc0e,jumpLOOP_1(NP);;A(i)J0B(i)J1P(i)K0Q(i)K1循环体中的指令顺序执行，需要8个周期计算使用顺序乘、加、减指令完成，需要两次乘、一次加、一次减运算循环100次西安电子科技大学电子工程学院137利用并行指令优化后的程序代码循环中使用乘/加、数据传输并行指令，减小了执行时间xr1=[J0+=1];;//取A[0]xr2=[J1+=1];;//取B[0]xfr3=r1*r0;;//计算A[0]*Cxfr4=r2*r6;;//计算B[0]*Dxfr7=r3+R4;xfr8=r3-r4;;xr1=[J0+=1];;xr2=[J1+=1];;lc0=98;;LOOP_1: xfr3=r1*r0;[K0+=1]=xr7;; xfr4=r2*r6;xr1=[J0+=1];[K1+=1]=xr8;; xfr7=r3+R4;xfr8=r3-r4;xr2=[J1+=1];; IFnlc0e,jumpLOOP_1(NP);;[K0+=1]=xr7;;[K1+=1]=xr8;;循环准备循环体内部，两次乘、一次加、一次减在3个周期中完成A(i)J0B(i)J1P(i)K0Q(i)K1退出循环后存储最后一组数据循环98次西安电子科技大学电子工程学院138进一步利用并行运算块优化后的程序代码循环中使用X、Y运算块乘/加、数据传输并行指令，执行时间进一步减小xyr0=const_c;;//取常数Cxyr1=const_d;;//取常数Dxyr3:2=q[J0+=4];;xyr5:4=q[k0+=4];;xyfr11=r2*r0;;xyfr10=r3*r0;;xyfr9=r4*r1;;xyfr8=r5*r1;xyr3:2=q[J0+=4];;lc0=24;xyr5:4=q[k0+=4];;LOOP_1: xyfr15=r11+r9,xyfr13=r11-r9;xyfr11=r2*r0;; xyfr14=r10+r8,xyfr12=r10-r8;xyfr10=r3*r0;; xyfr9=r4*r1;q[k0+=4]=xyr15:14;; xyfr8=r5*r1;q[K1+=4]=xyr13:12;xyr3:2=q[J0+=4];; ifnlc0e,jumpLOOP_1(np);xyr5:4=q[k0+=4];;xyfr11=r11+r9,xyfr9=r11-r9;;xyfr10=r10+r8,xyfr8=r10-r8;;q[k0+=4]=xyr11:10;;q[K1+=4]=xyr9:8;;循环准备循环体内部，8次乘、4次加、4次减在4个周期中完成A(i)J0B(i)J1P(i)K0Q(i)K1循环到28次退出循环后继续处理最后一组数据西安电子科技大学电子工程学院139程序优化的其它途径(1)合理分配数据存储器存储器块长度最好为128的整数倍以便于TS101的内部总线宽度匹配可以提高数据存取效率需要交换的数据直接放到共享空间或者交换空间预存某些运算的参数如FFT的旋转因子滤波器系数脉压匹配系数对数转换表西安电子科技大学电子工程学院140程序优化的其它途径(2)数据存储结构要与程序、指令相匹配如I、Q数据块间隔存放存储方式,有利于计算I(0)Q(0)I(1)Q(1)………..I(n)Q(n)I(0)I(1)……I(n)Q(0)Q(1)…..Q(n)西安电子科技大学电子工程学院141程序优化的其它途径(3)合理分配各个处理器的任务把较长的数据分成若干段分别由多个处理器处理充分利用内部RAM空间减小处理器间的数据交换量利用DMA方式在DSP之间交换数据减小模块间数据交换量把DMA输入数据直接存放到处理缓冲区把处理结果直接存放到DMA缓冲区处理器核只需要在DMA开始和结束时干预DMA传输过程中处理器核可以做其他工作传输一个数据块，不等数据全部传完就可以处理许多情况下数据处理速度比DMA传输速度慢西安电子科技大学电子工程学院1427.7应用系统设计举例西安电子科技大学电子工程学院143系统设计考虑的几个因素任务分析功能分析运算量估计硬件设计确定系统结构单处理器系统多处理器系统紧耦合系统松耦合系统硬件资源分配软件设计存储器分配数据将任务划分成模块模块设计西安电子科技大学电子工程学院144应用系统结构——紧耦合系统

通过外部总线和主机接口建立多片系统西安电子科技大学电子工程学院145应用系统结构—混合耦合系统通过链路口和外部总线建立多片系统西安电子科技大学电子工程学院146应用系统结构—松耦合系统通过链路口建立多片系统西安电子科技大学电子工程学院147两种系统结构的比较紧耦合系统通过外部总线和主机接口建立多片系统无缝连接有较高的数据传输速率更好的共享各处理器内部资源与外部资源，但总线仲裁较为复杂引线较多，PCB板复杂，至少要求10层以上PCB板松耦合方式通过链路口实现多片连接无缝连接数据传输率较紧耦合低编程控制较为简单（无总线仲裁问题）引线少，PCB板实现较容易，8层就可以满足要求西安电子科技大学电子工程学院148某雷达信号处理器系统设计分析西安电子科技大学电子工程学院149某雷达信号处理器系统设计分析任务要求信号处理器处理的最大距离Rmax=45km脉冲重复周期Tr=500s线性调频脉冲宽度PW=50s距离分辨单元dR=0.25s中频采样频率fs=8MHz信号处理功能脉冲压缩相参积累西安电子科技大学电子工程学院150处理器硬件设计要点任务分析运算量估计存储量估计处理器选择硬件资源分配把任务划分成模块硬件电路设计形成硬件设计文件西安电子科技大学电子工程学院151脉冲压缩模块的运算量和存储量脉冲压缩的运算量估计最大处理距离对应的时间为45km300s采样数据长度＝300×8＝2400脉冲压缩数据长度＝4096数字脉冲压缩需要2次FFT，一次乘采用TS101工作在200MHz，需要的执行时间大约为400s<Tr单片TS101可以完成脉冲压缩的运算脉冲压缩的存储量估计需要存储一个周期的I、Q采样数据：2×4096×32位需要存储一组信号参数的I、Q采样数据：2×4096×32位需要存储中间结果：4×4096×32位共需要1,048,576its<6Mbits单片TS101的内部存储器可以满足要求西安电子科技大学电子工程学院152相参积累模块的运算量和存储量相参积累的运算量估计相参积累得数据长度＝300×8＝2400相参积累脉冲数＝30个采用30点滑窗2400个单元相参积累,每个点8条指令采用TS101工作在200MHz需要的执行时间大约为100s<Tr单片TS101可以完成相参积累运算相参积累的存储量估计需要存储30个周期的I、Q数据：30×2400×32位需要存储3组求模数据：3×2400×32位需要存储中间结果：4×2400×32位共需要2,841,600bits<6Mbits单片TS101的内部存储器可以满足要求西安电子科技大学电子工程学院153处理器硬件设计(1)根据运算量估计和存储量估计信号处理需要2片TS101第一片主要用于数字脉冲压缩,同时完成数据采集、整理和类型转换第二片主要用于相参积累，同时完成视频输出采用松耦合系统不需要扩展外部存储器第一片利用EPROM加载方式第二片利用LINK加载方式西安电子科技大学电子工程学院154处理器硬件设计(2)西安电子科技大学电子工程学院155处理器硬件设计(3)利用LINK进行数据传输的特点连接DSP1的标志位到DSP2的中断请求输入将传输数据组合成为数据块成批传送数据块传输过程DSP1先通过FLAG通知DSP2DSP2的IRQ中断初始化接收LINK准备接收数据DSP1启动LINK-DMA传输数据块DSP2接收数据块传输完成，DSP2等待下批数据西安电子科技大学电子工程学院156处理器软件设计（1）软件设计要点系统资源分配数据流协议设计功能划分和模块设计形成程序设计大纲程序设计和实现西安电子科技大学电子工程学院157处理器软件设计（2）系统资源分配存储器分配程序存储器数据存储器数据交换存储器数据缓存存储器中断源、标志位分配中断类型中断优先级中断信号形式标志位功能和管理西安电子科技大学电子工程学院158处理器软件设计（3）数据流协议设计工作模式字设计根据处理器工作方式定义工作模式字协调和控制处理器中各DSP的工作工作模式字宽度＝4×32位数据帧结构采用I、Q间隔，