基于静态频差和动态plc测频方法

1、基于静态频差和动态频差的PLC测频方法9 前面分析讨论了用单片机测频和基于PLC高速计数模块测频的方法。由于使用前者时必须自行生产印刷电路板组件，却又不能形成批量生产，从而使可靠性受到一些影响；使用后者时的困难是许多型号的PLC没有类似于PLC-5 1711-VHSC的高速计数模块。对于许多系列的PLC来说，其一般的计数最高频率为2060kHz，而其高速计数模块的最高计数频率一般也只能达到100200kHz。显然，这与刚刚分析讨论过的1171-VHSC具有的内部4MHz时钟相比，就有很大的差距了。这样就存在着如下的问题。 频率测量精度（分辨率）问题。以取100kHz为计数基准为例，如果想达到对

2、周期的测量分辨率达到200001，记需要的周期计数个数为i，则有，以被测频率50Hz来说，由此得到的频率测量采样周期为：(1020)0.20.4s。因此，即使这种方法满足了静态精度（分辨率）的要求，也满足不了测动态精度的要求。 频率测量的时间响应特性问题。第一章已经列出了GB/T 9652.11997关于接力器不动时间应小于0.2s的技术要求，据此就要求频率测量的响应（采样）周期应不大于0.040.08s。以100kHz的计数基准时钟为例，其计数的周期数为40008000。显然，这是满足不了测频精度0.005Hz的要求的。1. 静态频差和动态频差 bp=0条件下的微机调节器PID传递函数为：

3、（3-8） 分析式（3-8）可知：影响调速器动态响应性能的主要因素是PID调节中的比例（P）分量和微分（D）分量；调速器的PID调节静态精度是由积分（I）环节来保证的。若取s，即速动时间常数，则当频差为0.5Hz（相对量为0.01）时，靠积分使接力器走全行程的时间为400s；显然，积分的过程是一个相当缓慢的过程。 针对上述分析，作者提出了基于静态频差FS和动态频差FD的PID调节传递函数和与其相应的频率测量方法。式（3-9）为建立在上述概念基础上的YPID(S)的表达式： （3-9）式中： FS(S)静态频差的拉普拉斯变换，对其主要要求是：测频精度高，但动态响应可稍慢； FD(S)动态频差的拉

4、普拉斯变换，对其主要要求是：测频精度可较静态频差低，但应有快的动态响应特性。2. 基于静态频差FS和动态频差FD的测频原理 图3-9（a）为测频环节原理框图，图3-9（b）为相应各特征点的波形示意图，这里以日本三菱电机公司生产的FX2N为例，来分析环节的工作原理。 机组频率信号的四分频信号接至FX2N的X2输入，这是一个高速输入点，取其上升沿作中断触发信号。 机组频率信号的八分频信号q和与时钟信号CLK相与后分别送至FX2N的X0和X1输入端；X0和X1输入端与FX2N的内部高速计数器C235和C236对应，它们分别对X0和X1的输入脉冲计数。(a) 测频原理框图(b) 特征点波形示意图图3-

5、9 基于FS、FD概念的测频环节原理框图 X2中断信号轮流对C235和C236的计数结果进行采样。值得着重指出的是：X0或X1信号已经过八分频信号（q、）与时钟CLK相与，因而PLC因响应中断而引起的不定延迟，不会影响到图3-9（b）所示的计数值N(k)、N(k+1)的精度。 N(k)等计数值与被测频率信号的4倍周期成正比；其响应（采样）时间为0.08s（当fg=50Hz时）。3. 静态频差FS和动态频差FD (1) 动态频差FD 当被测机组频率fg=50Hz时，图3-9（b）所示中C235、C236的计数值N(k)=0.0850000=4000，即分辨率为50Hz/4000=0.0125Hz。动态频率的计算公式为： （3-10） 动态频差公式为： （3-11） （2）静态频差FS 将10次N(K)值累加即得到用于静态频率计算的计数值： （3-12）值得指出的是，在图3-9（b）中，为了便于理解，每次均将C235和C236清零。在实用中，可以不对C235、C236清零，取二者的5次计数结果相加，即得到NS值，然后再对C235、C236清零。 以fg=50Hz为例，静态频率计数值的采样（响应）时间为0.0