Avalon总线与自定义外设

1、6/6Avalon总线valon总线是一种将片上处理器和外设连接成片上可编程系统（SOC)的一种简单总线结构。Avaln总线是一种接口方式，它规定了主从设备之间的接口方式及其通信时序。Avalon端口：由一组Avlon信号组成的用于Avaon总线模块和外设之间进行数据传输的信号接口。主端口是主外设用于在Aalon总线上发起传输的一组信号,从端口是外设用于接收来自另一个vln外设主端口的总线传输的一组信号。An总线模块：是SOPC设计中外设之间通信的主要信道，由各类控制、数据和地址信号以及仲裁逻辑组成将构成系统模块的外设连接起来，组成更大的系统.Avaon信号类型:任何一个连接到Avlon总线模

2、块的外设都只保留该外设内部逻辑与Avalon总线模块连接所需要的信号。一个外设可以保留较少信号实现简单传输,也可以保留较多信号实现复杂传输。Av信号时序：alon总线是一个全同步总线,每个Avalo端口都与Avalon模块的时钟同步,所有数据的传输也都同步于这个时钟。对于同步设计，Avaln外设必须只对时钟上升沿时刻保持稳定的信号作出响应，并产生稳定的输出信号.Avaln总线规范定义了aalon支持的下列总线传输特性：固定或可变的等待周期(仅限于从端口）;带固定延迟或可变延迟的流水线传输特性；建立时间和保持时间（仅限于从端口）；突发数据传输；流控制;三态。Avalon基本传输： 对于从端口基本

3、传输：（1)无等待周期的基本从端口读传输只适用于完全异步的从外设，从外设必须在被选中或者地址变化时立即向Avalon总线模块提供数据。锁存输入或输出端口的同步外设不能用无等待周期的基本从端口读传输。(2)理想情况下，基本从端口传输的最大数据吞吐量是每个总线时钟周期传送一个数据单元,插入n个等待周期后，变为每n个周期传输一个数据单元。具有单个等待周期的读传输一般用于片上的同步外设，使外设具有至少一个完整总线周期向von模块提供返回数据。（)具有可变等待周期的读传输要求从端口使用waitrequet输出信号；在第一个周期内置waitreqest有效，avlon总线模块被挂起,从端口置witreqe

4、st无效后的第一个总线时钟上升沿开始捕获数据;数据可以在置wairequet无效的那个周期给定。若使用可变周期的从端口既要读传输又要写传输，则必须使用可变的等待周期。若从端口使用可变等待周期，就不能具有建立时间和保持时间,因为外设可以在片内同步产生witrques信号.（）一些片外的异步外设，在信号来之前,Adrs和hselct信号需要稳定一段时间，这段时间称为建立时间。读传输和写传输的建立时间相同.建立时间不能和可变等待周期共存。写传输还需要保持时间，在wrie信号失效后，dss、beenable、wrdaa、cpselect、信号需要保持一段时间.读传输所需周期 =n周期建立时间 + m周

5、期等待时间 + 1周期捕获数据时间写传输所需周期 n周期建立时间 + 周期等待时间 + p周期保持时间 + 1周期捕获数据时间对于基本主端口传输：在发起传输之前置所有信号有效,等待直到lon总线模块使aitrquest无效,才继续数据传输.若要读取的数据未准备好，valon模块置等待请求使主端口暂停直到数据准备好，因此主端口所带的等待周期一定是可变的，不存在带建立时间和保持时间的主端口传输.无等待周期的基本主端口传输通常只适用目标从外设是异步的且无延迟。Aln流水线传输模式只存在流水线读传输模式，不存在流水线写传输模式。流水线传输分为地址阶段和数据阶段,主端口在地址阶段提供地址来发起一次传输，

6、从端口在数据阶段提交数据完成传输。流水线延迟是指从地址阶段(捕获地址所需的时钟周期数）结束到数据阶段结束所需要的时间，即数据的持续时间。地址阶段的持续时间决定一个端口的吞吐量,数据阶段的持续时间只反映第一个有效数据单元返回所需要的时间.地址阶段期间，从端口可以使用建立时间和等待周期，等待周期结束后的第一个时钟上升沿，地址阶段结束,从端口必须在地址阶段的最后一个时钟上升沿捕获地址信号,在地址阶段不返回有效数据;在数据阶段,外设经过个总线时钟周期的固定延迟来处理address信号,并产生有效返回数据。从端口必须保证获得ddss之后的第n个总线时钟上升沿提供有效readdata。(n为数据阶段长度）

7、具有可变延迟的流水线读传输需要readdtaaid信号，标示从端口何时提供有效数据到aaln总线模块。具有可变延迟的流水线从端口必须在捕获adrss之后的至少一个时钟周期再返回data.带流水线传输的从端口的限制：（1）具有可变延迟的流水线从端口不能使用固定等待周期的属性,只支持可变等待周期.(2）流水线从端口不能使用建立和保持时间的属性.(3)具有可变延迟的流水线从端口不能使用三态属性。主端口流水线模式传输需要fush信号，用于清空当前挂起的操作。Alo流传输模式流控制信号不能用于aalon三态端口。流传输模式为从端口提供了一种机制，用以控制来自主端口的传输，以至于只有当从端口指示数据有效或

8、者接收数据时，才开始传输。从端口通过设置readyfordata有效来表示它已准备好接受来自Aalon总线模块的写传输,eadya无效会引起写数据上溢;从端口通过设置dataaaale有效来表示它已能够为来自Avo总线模块的读传输提供数据，atavall无效会导致读操作将引起数据下溢。在任何传输期间，流模式从端口可以设置enofpackt信号有效，对于endofpacket信号的解释取决于用户设计，例如，enfpacket可以用作包描述器,使得主外设能在一个长的数据流中知道包的开始与结束位置。此外，npact也可设计为用来中断传输流,迫使主端口稍后继续进行读或写传输。流模式主端口传输只引入了e

9、fpacke一个信号。Aval三态传输Aalon总线的三态特性允许基于aln的系统直接与片外设备相连。三态从端口使用双向data信号,而不是分离的raddata和wtedta。Avalo总线模块将otputenable置为有效时，aao三态从端口必须驱动da信号,Avln总线模块将outputeb置为无效时，daa必须被置为高阻态。使用aalon三态接口的各个外设必须使用各自的chipselect信号。三态从端口支持固定延迟，不支持可变延迟的流水线传输，也不能使用流控制信号，不支持突发传输。三态从端口的addrss信号表示一个字节的地址,如果三态从端口数据宽度超过一个字节,就必须将vlon总线

10、模块上的address信号正确地映射到从外设的地址线上。Aaon总线模块只在读传输时将ouutenble置为有效。对于没有使用流水线传输的三态端口，outpuenal和read信号一样，对于使用流水线传输的三态端口，avl总线模块仅在地址阶段设置rd信号有效，在传输的最后的时钟上升沿设置outptnable有效.Avalon总线模块通过三态从端口直接与异步的片外存储器相连时不需要lk信号,使用hislec、red、rite信号来同步传输操作.三态从端口流水线传输适合于连接片外同步存储设备。Aln主端口使用双向da信号代替分离的raddata和riteata信号，aalon主端口不能与其他三态主

11、端口共享ata和ads线.Aval三态主端口限制:不支持流水线传输；不能使用流传输控制信号；不支持突发传输。Aalon突发传输突发传输一次进行多个数据单元的传输,而不仅仅是把每个数据单元作为一次单独的传输，提高了从端口的数据吞吐量。突发传输中主端口对从端口的访问不能被中断.使用bursount信号支持突发传输,信号宽度232位；最小值为1，为1时,相当于单次非突发数据传输;突发传输开始时，信号提供一个经过编码的数据,用来标示当前突发中有多少次连续的数据传输；对一个宽度为N的buscut信号，它能表示的最大突发长度为2的(）次幂,brstcoun最高位为1,其余位为。对一个支持突发传输的端口的限

12、制：主端口为了支持突发读传输,必须支持流水线传输模式，不支持带可变延迟的流水线传输,不能具有三态特性；从端口为了支持突发读传输，必须支持可变的等待周期，必须使用watequet信号,不支持具有建立时间和保持时间的传输。突发传输开始时，主端口设置一个有效地址，并将数据传输次数的值赋给brscount信号.对地址为A,rstcoun值为B的突发传输，从端口必须从A地址开始进行连续B次数据传输，传输完毕突发才算结束。每个突发传输从端口只捕获一次地址，从该地址开始，外设判断地址方式，若为本地地址对齐，则突发传输中地址保持不变，若为动态地址对齐，每次数据传输后地址增1.地址对齐方式：本地地址对齐和动态地

13、址对齐一般情况下，存储器外设如SDRM控制器使用动态地址对齐方式，aalon总线模块访问内部逻辑的接口，如串行I外设等使用本地地址对齐方式。采用地址对齐方式,主端口单个传输精确对应从端口的传输;主端口宽度宽于从端口时，从端口数据单元存放在主端口数据单元的低位，主端口数据单元高位无效.地址对齐方式只对主端口有影响，它定义了从外设数据单元在主端口地址空间出现的位置。若传输主从端口数据宽度不一致，avln模块将动态处理数据，这种方式为动态地址对齐，当宽的主端口访问窄的从端口时，avlo总线模块需要执行多次从端口读传输，直至填满主端口数据宽度。若主端口窄，将指定从外设合适的字节段来完成数据传输。自定义

14、外设Avalon外设的开发步骤如下： （）规划元件的硬件功能。如果采用微控制器来控制该元件，则规划访问该硬件的应用程序接口(PI）; (2）在硬件和软件要求的基础上，定义一个恰当的valon接口（一般为Al从端口)； ()使用硬件描述语言描述硬件逻辑。一个典型元件的硬件架构一般3部分组成：接口模块(alo interce）作为顶层模块,定义总线接口信号；寄存器文件模块(regiserfile）完成该元件与外部信号进行通信，提供访问与控制元件的逻辑界面；行为模块(task oic）实现元件的硬件功能。片上总线AvaIo从端口的信号都不是必须的。（4）单独验证元件的硬件功能； (5）写用于描述寄存器的C头文件来为软件定义硬件寄存器映像； （）写元件的驱动软件； (7）把通过测试的源代码使用元件编辑器封装硬件和软件文件,完成元件定制。