三维封装技术创新发展

1、三维封装技术创新发展（2020年版）先进封测环节将扮演越来越重要的角色。如丽环环相扣的芯片技术链系统整合到一起，才是未来发展的重心。有了先进封装技术，与芯片设计和制造紧密配合，半导体世界将会开创一片新天地。从半导体发展趋势和微电子产品系统层面来看，先进封测环节将扮演越来越重 要的角色。如何把环环相扣的芯片技术链系统整合到一起，才是未来发展的重 心。有了先进封装技术，与芯片设计和制造紧密配合，半导体世界将会开创一 片新天地。现在需要让跑龙套三十年的封装技术走到舞台中央。日前，厦门大学特聘教授、云天半导体创始人于大全博士在直播节目中指出， 随着摩尔定律发展趋缓，通过先进封装技术来满足系统微型化、多

2、功能化成为 集成电路产业发展的新的引擎。在人工智能、自动驾驶、5G网络、物联网等新 兴产业的加持下，使得三维(3D)集成先进封装的需求越来越强烈，发展迅 猛。一、先进封装发展背景封装技术伴随集成电路发明应运而生，主要功能是完成电源分配、信号分配、 散热和保护。伴随着芯片技术的发展，封装技术不断革新。封装互连密度不断 提高，封装厚度不断减小，三维封装、系统封装手段不断演进。随着集成电路 应用多元化，智能手机、物联网、汽车电子、高性能计算、5G、人工智能等新 兴领域对先进封装提出更高要求，封装技术发展迅速，创新技术不断出现。于大全博士在分享中也指出，之前由于集成电路技术按照摩尔定律飞速发展， 封装

3、技术跟随发展。高性能芯片需要高性能封装技术。进入2010年后，中道 封装技术出现，例如晶圆级封装(WLP，Wafer Level Package)、硅通孔技 术(TSV，Through Silicon Via)、2.5D Interposer、3DIC、Fan-Out 等技 术的产业化，极大地提升了先进封装技术水平。当前，随着摩尔定律趋缓，封装技术重要性凸显，成为电子产品小型化、多功 能化、降低功耗，提高带宽的重要手段。先进封装向着系统集成、高速、高 频、三维方向发展。图1展示了当前主流的先进封装技术平台，包括Flip-Chip、WLCSP、Fan-Out. Embedded IC、3D WL

4、CSP、3D IC、2.5D interposer 等 7 个重要技术。其中绝大部分和晶圆级封装技术相关。支撑这些平台技术的主要工艺包括 微凸点、再布线、植球、C2W、W2W、拆键合、TSV工艺等。先进封装技术 本身不断创新发展，以应对更加复杂的三维集成需求。当前，高密度TSV技术 /Fan-Out扇出技术由于其灵活、高密度、适于系统集成，而成为目前先进封 装的核心技术。封装技术的发展得益于互连技术的演进和加工精度的显著提高。目前三种主要 用于集成电路(工)芯片封装的互连技术分别为：引线键合技术(WireBond ,WB)、倒装芯片技术(Flip Chip ,FC)和硅通孔技术(Through

5、 Silicon Via ,TSV)。由于现代微电子晶圆级加工能力的大幅度提升，晶圆级 封装的布线能力亿达到微米量级。从线宽互连能力上看，过去50年，封装技 术从1000pm提高到卬m,甚至亚微米，提高了 1000倍。微凸点互连节距 也从几百微米，发展到当前3D IC的40微米节距，很快将发展到无凸点5微米以下节距。图2:主要封装技术发展ICOOum199052000520105质tvm n*1仪2”Bi出中rid urr”图2:主要封装技术发展ICOOum199052000520105质tvm n*1仪2”Bi出中rid urr”需小 鲁匕Cue mmP+：*WSrnfgigmibne Rn

6、rfndlOOum1980slOum二,三维封装技术发展1、2.5D/3D IC 技术2.5D为解决有机基板布线密度不足的问题，带有TSV垂直互连通孔和高密度金属布 线的硅基板应运而生。连接硅晶圆两面并与硅基体和其他通孔绝缘的电互连结 构，采用TSV集成，可以提高系统集成密度，方便实现系统级的异质集成。带有TSV的硅基无源平台被称作TSV转接板(Interposer)，应用TSV转接 板的封装结构称为2.5D Interposer。在2.5D Interposer封装中，若干个芯片并排排列在Interposer上，通过Interposer上的TSV结构、再分布层(Redistribution

7、Layer，RDL)、微凸点(Bump )等，实现芯片与芯片、芯 片与封装基板间更高密度的互连。其特征是正面有多层细节距再布线层，细节 距微凸点，主流TSV深宽比达到10:1，厚度约为100pmo台积电2008年底成立集成互连与封装技术整合部门，2009年开始战略布局三 维集成电路（3D IC）系统整合平台。2010年开始2.5D Interposer的研发， 2011 年推出 2.5D Interposer 技术 CoWoS( Chip on Wafer onSubstrate ）。第一代CoWoS采用65纳米工艺，线宽可以达到0.25Rm,实 现4层布线，为FPGA、GPU等高性能产品的集

8、成提供解决方案。赛灵思（Xilinx ）型号为“Virtex-7 2000T FPGA”的产品是最具代表性的CoWoS产品之一。图3:赛灵思Virtex-7 2000T FPGA结构示意图如图3所示，基于品之一。图3:赛灵思Virtex-7 2000T FPGA结构示意图如图3所示，基于2.5D转接板技术的Virtex-7 2000T FPGA产品将四个不同SiibairaiaHigri-Ban-d*nfth.LoWLalflrcy ConnecbonsMicroburr-.psThfaugtSifcBOfl VJat fTSV)C4 Bumps26 nm FPGA 口通(SLR)65 nm

9、Silicon Inirpofier的28nm工艺的FPGA芯片，实现了在无源硅中介层上并排互联，同时结合微 凸点工艺以及TSV技术，构建了比其他同类型组件容量多出两倍且相当于容量 达2000万门ASIC的可编程逻辑器件，实现了单颗28nm FPGA逻辑容量，超越了摩尔定律限制。赛灵思借助台积电（TSMC）的2.5D-TSV转接板技术 平台在2011年实现小批量供货。注：芯思想研究院指出，真正引爆CoWoS的产品是人工智能（内）芯片。2016年，英伟达（Nvidia）推出首款采用CoWoS封装的绘图芯片GP100， 为全球AI热潮拉开序幕；2017年Google在AlphaGo中使用的TPU

10、2.0也 采用CoWoS封装；2017年英特尔（Intel）的Nervana也不例外的交由台积 电代工，采用CoWoS封装。因成本高昂而坐冷板凳多年CoWoS封测产能在 2017年首度扩充。3D IC-HBM高密度TSV的第二个重要应用产品是高带宽存储器（HBM）。TSV技术在解 决存储器容量和带宽方面具有决定性作用，通过高密度TSV技术垂直互连方 式，将多个DDR芯片堆叠在一起后和GPU封装在一起，形成大容量，高位宽 的DDR组合阵列提升存储器容量和性能。2013年10月HBM成为了 JEDEC通过的工业标准，首个使用HBM的设备是 AMD Radeon Fury系列显示核心。2016年1月

11、第二代HBM（ HBM2）成为工业标准。2016年英伟达发布的新 款旗舰型Tesla运算加速卡Tesla P100、超微半导体（AMD将q Radeon RX Vega系列、英特尔的Knight Landing就采用了 HBM2。例如，AMD Radeon Vega GPU中使用的HBM2，由8个8Gb芯片和一个 逻辑芯片通过TSV和微凸点垂直互连，每个芯片内包含5000个TSV，在一 个HBM2中，超过40000个TSV通孔。HBM堆叠没有以物理方式与CPU或GPU集成，而是通过细节距高密度TSV转接板互连，HBM具备的特性几乎和芯片集成的RAM 一样，因此，具有更高 速，更高带宽。适用于高

12、存储器带宽需求的应用场合。于大全博士评价：HBM与CPU/GPU通过2.5D TSV转接板技术的完美结合， 从芯片设计、制造、系统封装呈现了迄今为止人类先进的电子产品系统。而我 国在这个尖端领域全面落后，亟需协同创新。于大全博士在报告分享中指出，当前，TSV开孔在约10pm，深宽比在约10 : 1，微凸点互连节距在40-50pm。在有源芯片中，由于TSV本身占据面积较 大，且有应力影响区，因此，亟待进一步小型化，降低成本。从技术发展来 看，TSV开口向着5Pm以下，深宽比10以上方向发展，微凸点互连向着10P m节距、无凸点方向发展。20192020图4:高性能20192020图4:高性能3D

13、 TSV产品路线图图4总结了近几年高性能3D TSV产品路线图，可以看到越来越多的CPU、GPU、存储器开始应用TSV技术。一方面是TSV技术不断成熟，另一方面， 和高性能计算、人工智能的巨大需求牵引分不开。各家 3D IC 技术台积电SoIC根据2018年4月台积电在美国加州Santa Clara的24届年度技术研讨会上 的说明，SoIC是一种创新的多芯片堆叠技术，是一种将带有TSV的芯片通过 无凸点混合键合实现三维堆叠。SoIC技术的出现表明未来的芯片能在接近相同的体积里，增加双倍以上的性 能。这意味着SoIC技术可望进一步突破单一芯片运行效能，更可以持续维持 摩尔定律。据悉SoIC根植于

14、台积电的CoWoS与多晶圆堆叠(WoW，Wafer-on- Wafer)封装，SoIC特别倚重于CoW( Chip-on-wafer)设计，如此一来， 对于芯片业者来说，采用的IP都已经认证过一轮，生产上可以更成熟，良率也 可以提升，也可以导入存储器芯片应用。更重要的是，SoIC能对10纳米或以下的制程进行晶圆级的键合技术，这将有 助于台积电强化先进工艺制程的竞争力。在2018年10月的第三季法说会上，台积电给出了明确量产的时间，2021年 SoIC技术就将进行量产。英特尔3D封装技术Foveros英特尔在2014年就首度发表高密度2.5D芯片封装技术EMIB （ Embedded Multi

15、-Die Interconnect Bridge，嵌入式多核心互联桥接），表示该技术是 2.5D封装的低成本替代方案；在2018年的HotChip大会上，发布了采用高 密度2D芯片封装技术EMIB封装的芯片；EMIB能够把采用不同节点工艺（10nm、14nm及22nm）和不同材质（硅、砷化镓）、不同功能（CPU、 GPU、FPGA、RF）的芯片封装在一起做成单一处理器。英特尔表示,EMIB技 术首先与典型的2.5D封装采用硅中介层不同，EMIB是在两个互连芯片的边缘 嵌入的一小块硅，直到桥梁的作用；其次EMIB对芯片尺寸大小没有限 制，从而在理论上保证了异质芯片的互连。2018年12月，英特尔

16、首次展示了逻辑计算芯片高密度3D堆叠封装技术 Foveros，采用3D芯片堆叠的系统级封装（SiP），来实现逻辑对逻辑 （logic-on-logic）的芯片异质整合，通过在水平布置的芯片之上垂直安置更 多面积更小、功能更简单的小芯片来让方案整体具备更完整的功能。英特尔表示,Foveros为整合高性能、高密度和低功耗硅工艺技术的器件和系 统铺平了道路。Foveros有望首次将芯片的堆叠从传统的无源中间互连层和堆 叠存储芯片扩展到CPU、GPU和人工智能处理器等高性能逻辑芯片。为结合高效能、高密度、低功耗芯片制程技术的装置和系统奠定了基础。 Foveros预期可首度将3D芯片堆栈从传统的被动硅中

17、介层（passive interposer）和堆栈内存，扩展到CPU、GPU、AI等高效能逻辑运算芯片。Foveros提供了极大的灵活性，因为设计人员可在新的产品形态中混搭不同的技术专利模块与各种存储芯片和I/O配置。并使得产品能够分解成更小的芯片组合“，其中I/O、SRAM和电源传输电路可以集成在基础晶片中，而 高性能逻辑芯片组合则堆叠在顶部。英特尔Foveros技术以3D堆栈的SiP封装来进行异质芯片整合，也说明了 SiP将成为后摩尔定律时代重要的解决方案，芯片不再强调制程微缩，而是将 不同制程芯片整合为一颗SiP模块。例如可以在CPU之上堆叠各类小型的IO控制芯片，从而制造出兼备计算与I

18、O 功能的产品；也可以将芯片组与各种Type-C、蓝牙、WiFi等控制芯片堆叠在 一起，制造出超高整合度的控制芯片。据悉，英特尔从2019年下半年开始推出一系列采用Foveros技术的产品。首 款Foveros产品将整合高性能10nm计算堆叠芯片组合和低功耗22FFL 基础晶片。它将在小巧的产品形态中实现世界一流的性能与功耗效率。英特尔23。技术融合8*乂四EMIB封装和Foveros 3D封装技术利用高密度的互连技术，让芯片在水平和垂直方向上获得延展，实现高带宽、低功耗，并实现相当有竞争力的I/O密度。2019年公司发布了 Co-EMIB技术，这是在2D EMIB技术的升级版，能够将两个或多

19、个Foveros元件互连，实现更高的计算性能和数据交换能力，还能够 以非常高的带宽和非常低的功耗连接模拟器、内存和其他模块，基本达到单晶 片性能。半导体产业界都在不断的去推动先进多芯片封装架构的发展，更好的满足高带 宽、低功耗的需求。前面介绍的EMIB、Foveros、Co-EMIB等先进封装技术 仅仅只是物理层面的，除此之外，IO接口技术和互连技术也是实现多芯片异构 封装的关键因素。英特尔表示，公司互连技术的研发主要体现正在三个方向：用于堆叠裸片的高 密度垂直互连、实现大面积拼接的全横向互连、带来高性能的全方位互连。希 望可以实现更高带宽和低延迟。2.扇出（Fan-Out）封装技术扇出封装技

20、术相比扇入（Fan-in）封装，对于芯片1/。数目、封装尺寸没有限 制，可以进行多芯片的系统封装；同时晶圆级扇出技术取消了基板和凸点，不 需倒装工艺，具有更薄的封装尺寸、优异的电性能、易于多芯片系统集成等优 点。英飞凌于2004年推出eWLB（ Embedded Wafer Level BGA）就是典型的扇 出封装技术，后来授权给日月光（ASE）、星科金朋（STATS ChipPAC，被长 电科技收购）、Nanium （被Amkor）收购；飞思卡尔（Freescale）几乎与 英飞凌同时提出了类似概念，被称为RCP技术，2010年授权给Nepes。应用模塑料扇出的eWLB封装技术最主要的难点是

21、由于CTE不匹配带来的翘曲 问题，这导致对准精度差、圆片拿持困难。另外芯片在贴片和塑封过程中以及 塑封后翘曲导致的位置偏移，对于高密度多芯片互连是一个巨大挑战。随着扇出封装工艺技术逐渐成熟，成本不断降低，同时加上芯片工艺的不断提 升，扇出封装将出现爆发性增长。台积电InFO扇出封装最具代表性的是台积电研发的InFO技术，InFO带动了整个业界研发 三维扇出堆叠技术的热潮。InFO是将CoWoS结构尽量简化，最后出来一个无须硅中介层的精简设计，可 以让芯片与芯片之间直接连结，减少厚度，成本也相对较CoWoS低廉，但又 能够有良好的表现，适用于追求性价比的移动通信领域，在手机处理器封装 中，减低3

22、0%的厚度，腾出宝贵的手机空间给电池或其他零件。这就是2016 年首次开始在苹果的A10处理器中采用InFO封装，首度用在苹果iPhone 7 与iPhone 7Plus中。InFO成为台积电独占苹果A系列处理器订单的关键。图 5:台积电 InFO 技术（图片来源：C. F. Tseng et al., ECTC 2016, pp 1）图5展示了台积电InFO技术，通过将芯片埋入模塑料，以铜柱实现三维封装 互连。InFO技术为苹果A10、A11、A12处理器和存储器的PoP封装提供了 新的封装方案，拓展了 WL-FO的应用，让Fan-Out技术成为行业热点。A11处理器尺寸10mmx8.7mm

23、,比A10处理器小30%以上，塑封后表面3 层布线，线宽8m,密度并不高，主要原因还是重构模塑料圆片表面布线良率 和可靠性问题。A11处理器InFO PoP的封装尺寸13.9x14.8mm，与A10相 比小8%，厚度790Rm。台积电InFO技术的成功得益于强大的研发能力和商 业合作模式。推出InFO技术，是为了提供AP制造和封装整体解决方案，即使 在最初良率很低的情况下，台积电也能持续进行良率提升，这对封测厂来说是 不可能的。InFO技术的巨大成功推动制造业、封测业以及基板企业投入了大量人力物力开 展三维扇出技术的创新研发。业界也发现，很多原本需要2.5D TSV转接板封 装可以通过三维扇出

24、来完成，解决了 TSV转接板成本太高，工艺太复杂的问 题。根据不同产品类别，台积电的InFO技术发展也将随之进行调整，推出适用于 HPC ( High Performance Computer)高效能运算电脑的 InFO-oS (InFO_on substrate )、服务器及存储器的 InFO-MS (InFO with Memoryon Substrate )，以及 5G 通讯天线封装方面的 InFO-AiP (InFO Antennas in Packag )。2018年台积电推出InFO_oS技术用于并排封装两个芯片，芯片与芯片之间的 互连为2um。芯片之间的间隙小于70um ; In

25、FO_MS和InFO_oS基本相同， 但在SoC旁边带有HBM (高带宽内存)。华天科技eSiFO华天科技于2015年开始扇出封装技术开发，与使用模塑料塑封不同，华天科 技开发了埋入硅基板扇出型封装技术eSiFO（ embedded Silicon Fanout ）。如图13所示，eSiFO使用硅基板为载体，通过在硅基板上刻蚀凹槽， 将芯片正面向上放置且固定于凹槽内，芯片表面和硅圆片表面构成了一个扇出 面，在这个面上进行多层布线，并制作引出端焊球，最后切割，分离、封装。eSiFO技术具有如下优点：1）可以实现多芯片系统集成SiP,易于实现芯片异质集成2）满足超薄和超小芯片封装要求，细节距焊盘芯

26、片集成（60Rm）,埋入芯片的 距离可小于30pm3）与标准晶圆级封装兼容性好4）良好的散热性和电性5）可以在有源晶圆上集成6）工艺简单，翘曲小，无塑封/临时键合/拆键合7）封装灵活：WLP/BGA/LGA/QFP等8）与TSV技术结合可实现高密度三维集成图6:图6:两颗芯片SiP集成（图片来源：华天科技）基于 eSiFO 技术的产品包括 RF Transceivers. Controller. Sensors、4G 射频前端、毫米波芯片,FPGA等等。图6展示了两个芯片集成的SiP封装。特 别的，这里两个芯片同时置于一个异形腔体内，芯片之间的距离只有几十微 米。这样保证了芯片间高密度的互连。

27、华天的eSiFO已实现量产，其中一个典型高密度多芯片系统封装产品出货量已 达数百万颗。2020年2月，eSiFO核心技术获得了美国专利授权(EMBEDDED SILICON SUBSTRATE FAN-OUT TYPE 3D PACKAGINGSTRUCTURE , US10559525 B2 ）。2020年3月荣获昆山市祖冲之攻关计划 金n奖（唯一金奖）。各家 FOPLP近年来FOPLP （面板级扇出封装）封装技术受到的关注逐渐提高，如安靠（Amkor）、日月光（ASE）、英特尔（Intel）、纳沛斯（nepes）、力成科 技（PTI）、三星电机（SEMCO）、矽品（SPIL）、欣兴电子（U

28、nimicron） 等大厂，都纷纷投入面板级扇出型封装（Fan-Out Panel Level Packaging， FOPLP）技术研发，期待借此达到比晶圆级扇出型封装（Fan-Out Wafer Level Packaging，FOWLP）更高的生产效益。成本俨然成为FOPLP的最大 优势，在成本的考量之下，FOPLP受到相关业者的认可。2016年，三星电机成立了新的FOPLP部门，并建设了生产线，最初是用来生 产电源管理芯片俨乂K），进入2018年之后，开始为三星Galaxy Watch制造 用于应用处理器（AP）芯片，三星电机在FOPLP技术投入给4亿美元， PMIC和DRAM采用Si

29、P-ePoP封装。PMIC和AP左右放置嵌入到基板中， 实现垂直互连。Galaxy Watch PLP具有三层RDLs和背面一层布线，减少 20%封装厚度，提高了电、热、扩展电池容量。日月光也推出面板级扇出型（Panel FO）封装，2019年底产线建置完成，将 于2020下半年量产，应用在射频（RF）、射频前端模组（FEM）、电源（Power）、Server。力成科技2016年在新竹科学园区建成首条Fine Line FOPLP产线试运行， 2018年6月进入小批量生产阶段。产品是联发科电源管理芯片（PMIC）封测 订单，首颗采用FOPLP封装技术的联发科芯片于2018年第三季度问世，应用

30、于车用雷达领域。中科四合面板级扇出封装工艺开始批量进入应用。历时四年研发，中科四合已 完成低引脚数的分立器件板级扇出封装技术开发与量产，2019年Q4已实现 DFN类封装产品月产能达到180KK，量产封装尺寸涵盖DFN0603、 DFN1006、DFN2510、DFN3x3等，产品可靠性符合汽车级AEC-Q101标 准，量产产品类型覆盖TVS器件、肖特基二极管等，目前单芯片和多芯片集成 的MOSFET产品、电源模块、GaN模组等产品正在开发中。2020年，中科四 合会持续加大板级扇出封装工艺的量产产能，DFN类封装产能在2020年的 Q3要实现单月产能突破300KK，量产产品类型要从二极管类产

31、品扩展至 MOSFET产品线。3、三维玻璃通孔封装玻璃通孔(Through Glass Via，TGV)技术是一种应用于圆片级三维封装互 连技术。可以应用于2.5D转接板集成、MEMS器件三维封装等领域。由于玻璃具有介电常数低，损耗角小等特性，TGV在射频传输方面有更大的优 势。TGV具有优良高频电学特性，工艺流程简单，不需沉积绝缘层；机械稳定性 强、翘曲小且成本低，大尺寸玻璃易于获取；在射频组件、光电集成，MEMS 等方面得到广泛运用。图7:厦门云天eGFO技术厦门云天半导体（Sky-semi）拥有领先的TGV技术，具有低成本通孔加工技 术和电镀填充技术。4、3D WLCSP 技术通过晶圆级

32、封装（wafer level package）技术可以实现芯片封装后面积尺寸和 芯片本身面积尺寸保持一致，不额外增加面积；其次拥有极短的电性传输距 离，使芯片运行速度加快，功率降低；同时还大大降低了传感器芯片的封装成 本。华天科技在基于TSV的3D WLCSP量产图像传感器的基础上，于2016年开 始研发应用于指纹传感器的3D WLCSP，并于10月顺利量产，并批量供货给 华为MATE9。于大全在分享中也指出，目前，通信已经进入5G时代，RF、滤波（Filter）和 SAW等器件数量大幅增加，如何保持最优化的芯片面积，将推动WLP、SiP技术将获得更广泛应用。EM*wave:EM*5xcni.

33、l AiP $3tint device* lrttukrctwirf hwrMunh gltHsi*nuN tint device* lrttukrctwiody sizeECP臼孤白？ rautin虱 interpe融 r less Less dense than St interpeser Lo“ warpaeeLimited to 2/2 JineLimited body sizeThickerSWIFTEase of iroutininEerposer less|Less dense than SI intertwserGood peirfonTwnce andtbinner farm

34、Limited to 2/2 bne spaceUmited bedy 蝠工史 Warpage ch?Uenfe 出i largeIxxly siifccfilfOEas0 of routing for multi die SiP dense thin 5 interpefitrGood per-ormance, thinner;厄e5 warpageLimited to 7/2 line spaceUmi ted bddy &izeLirr ited to wafer lew 1 process图9:几种三维晶圆级技术比较最近，台积电又提出了 SoIC( System on Integrated Circuit)的概念。该技 术本质上属于3D IC技术范畴，主要采用为W2W、C2W混合键合技术，实现 10pm以下I/O节距互连，减少寄生效应，提高性能。芯片本身可以具有用于 三位互连的TSV结构，由于取消了凸点，集成堆叠的厚度更薄。该技术适于多 种封装形式，不同产品应用。此技术不仅可以持续维持摩尔定律，也可望进一 步突破单一芯片运行效能瓶颈。2019年3月，中芯长电发布世界首个超宽频双极化的5G毫米波天线芯片晶圆 级集成封装SmartAiP ( Smart Antenna in Package )工艺技术，这是SmartAiP 3D-SiP工艺平台首次