微处理器系统

1、 基本概念(总线、堆栈等) 微处理器的一般结构 Intel 8086微处理器的结构本章内容 了解三总线及堆栈的工作原理。 掌握微处理器的一般结构、算逻部件ALU、寄存器结构、控制部件。 重点掌握Intel 8086微处理器的结构。学习目的4.1 基本概念一、总线1. 总线的由来在计算机中，CPU与其他功能部件之间存在大量的信息交流，其间就需要使用通信线路连接起来，通信线的设置和连接可采用两种方式。(1) 专线式：将各个功能部件分别设置与其他部件通信的线路， 优点：传送速率高，它只受传送线本身的限制，且控制简单。 缺点: 机器所需要的信息传送线数量大，增加了复杂性，不便于实现机器的模块和积木化。

2、(2) 总线式：在多个功能部件之间设置公共的通信线即总线。图中当A和A门打开时，信息由A传至A；A和C 门打开时，信息便从A传至C 。ABCABC 总 线 示 意 图 总线上能同时传送二进制信息的位数称为总线宽度。见下图。 由于采用了分时传送的总线结构从而大大减少了机器中信息传送线的数目。a. 分时传送：多个部件并联在总线上，某一时刻，只允许一路信息在总线上传送。b. 控制复杂： 总线的发送端及接收端均有三态门电路。 打开三态门信息经总线传送到目的端。 若不传送信息，则使三态门处于高阻状态，相当于此部件在逻辑上与总线脱离联系。c. 系统结构简单，便于扩展。特点：2. 总线的分类 总线按信息传送

3、的方向可分为单向总线和双向总线。 单向总线只能向一个方向发送信息。 双向总线则可在两个方向传送。 总线按所传信息的类别，通常分为数据总线，地址总线和控制总线。(1) 数据总线 (Data Bus)是微处理器与存储器和I/O电路间数据交换的通道，可双向传送。数据总线的宽度一般与微处器处理数据的字长相同，三状态。(2) 地址总线 (Address Bus)是微处理器输出地址用的总线，它将地址送到存储器或I/O电路，用来确定存储器中信息存放的地址或I/O电路的地址，AB一般为单向、三状态。(3) 控制总线 (Control Bus)是用来传送控制信号，使各功能部件动作同步。(1) 片内总线指微处理器

4、内部各逻辑单元之间的传输线，主要是数据总线，是为算术逻辑部件ALU和寄存器之间传送操作数和结果而设计的。有单总线、双总线、三总线结构之分。 总线按规模、用途及应用场合又可分为以下几种：(2) 芯片总线指微型机中各功能芯片之间的传输线，又称元件级总线。是构成一块CPU插板或组成一个微机小系统时常用的总线。(3) 内总线指微型机内连接各插件板的总线，又称板级总线或系统总线。其标准很多，现列举几种常用的标准总线。a. S-100系统总线：是一种实用性微型机总线标准，具有100根引线，主要支持8bit微处理器，1979年美国的IEEE微处理机标准委员会修改后取名为IEEE-696标准总线。b. MUL

5、TIBUS多总线：是多于一个控制单元控制的总线，由Intel公司推出，MULTIBUS-I支持8bit、16bit微处理器，MULTIBUS-II支持32bit微处理器，1987年经IEEE微处理机标准委员会审定为IEEE-P1296标准总线。c. STD总线：是美国PRO-LOG公司和MOSTEK公司于1978年联合推出的工业控制标准总线，共有56根信号线，是8bit/16bit兼容总线。d. PC总线及EISA总线：是美国IBM公司推出针对Intel-8086微处理器设计的，共有62根信号线。为了与Intel-80286等高性能16bit微处理器兼容，IBM公司在PC总线上增加了一个36引

6、脚的扩展插座而形成AT总线，这种结构称之为IBM公司标准结构，简称ISA(Industrial Standard Architecture)，COMPAQ公司推出了扩展工业标准总线，即EISA(Extend Industry Standard Architecture)总线。是支持32bit的标准总线。 e. VME总线：是美国MOTOROLA公司于1981年提出，针对16bit和32bit微处理器设计的。该总线在采用单总线连接器时为96条信号线，支持16bit数据线，24bit地址线；双总线连接器结构则支持32bit，此时信号线为128条，可支持四个主CPU模板进行运行。(4) 外总线指微型

7、计算机系统与系统之间或微机系统与外部设备之间的通信线，又称通信总线。CPU与外部设备的基本通信方式有两种：a. 并行通信：数据各位同时传送，有多少位数据就有同样数量的传送线。b. 串行通信：数据逐位顺序传送，适宜长距离传送。二、堆栈用作数据暂时存储的一组寄存器或存储单元称为堆栈。 堆栈操作有两种：压入(PUSH)和弹出(POP)，而SP始终指向堆栈栈顶的新位置。1. 堆栈的定义 堆栈中数据按“后进先出”的结构方式进行处理，即新入栈的依次堆放在原来数据之上，存放信息的最后一个单元叫做栈顶，用堆栈指针SP(Stack Pointer)指示。2. 堆栈编址结构的两种形式(1) 向上生成该结构中，每压

8、入一个数据，堆栈指示器SP按增量修改，每弹出一个数据，SP按减量修改。(2) 向下生成该结构中，每压入一个数据，SP按减量修改，每弹出一个数据，SP按增量修改。3. 构成堆栈的两种形式 一种是使用微处理器内部的一组寄存器作为堆栈。 优点：访问速度快。 缺点：寄存器数量有限。 另一种形式是在随机存储器RAM中开辟一个区间供堆栈使用，较为普遍；若编址采用向下生成，其堆栈操作如下图所示。 堆栈操作示意图(向下生成)M3M2M1MXSP(a)M3M2M1MXSP(b)AM3M2M1MXSP(c)ABSPASPBSPC当前栈顶地址为M，存内容X信息B进栈：SPSP1，SP指定的地址B信息A进栈分两步操作

9、: SPSP1，SP指定的地址单元A 堆栈操作示意图(向下生成)MM3M2M1XSP(d)ABCM3M2M1MXSP(f)ABCM3M2M1MXSP(e)ACBSPDSPCSPB信息C进栈信息C出栈分两步操作：指定的目的地C，SPSP+1信息B出栈：指定目的地B，SPSP+1 堆栈操作示意图(向下生成)MM3M2M1XSP(g)ADCM3M2M1MXSP(i)ADCM3M2M1MXSP(h)ACDSPDSPA信息D进栈： SPSP1，SP指定的地址D信息D出栈信息A出栈，栈顶地址仍为M由上图中可以看出，出栈操作并不会从堆栈中去掉信息，也不擦除它们，只是因SP的自动修改而改变了堆栈的栈顶。堆栈主

10、要用于中断控制，子程序调用以及数据暂时存储。存储单元地址0000H0001H0002HFFFFH存储体结构图存储位存储单元（字节）存储体存储器的访问过程：向0001单元写数据0000000100100011010001010110011110001001101010111100110111101111地址0001控制:写数据有以下程序main( ) char *p10=“abc”, “aabdfg”, “dcdbe”, “abbd”, “cd”;printf(“%dn”,strlen(p4); 执行后输出结果是A) 2 B) 3 C) 4 D) 5 2.2 微处理器的一般结构传统的微处理器结构

11、由算术逻辑部件ALU，控制电路及寄存器阵列三大部分组成，如下图所示。微处理器一般结构框图指令寄存器IR译码器ID操作控制器PLA控制信号片内数据总线通用寄存器组变址寄存器PC程序计数器SP堆栈指示器标志寄存器FR地址缓冲器芯片地址总线数据缓冲器芯片数据总线累加器暂存器ALU一、算术逻辑部件ALU (Arithmetic Logic Unit)ALU是执行算术运算、逻辑运算及移位的装置。 ALU有两个输入端，一个与累加器相连，另一端与暂存器相连，用于存放参加运算的两个数。 ALU的输出端也有两个，一端将操作结果送回到内部总线再送回累加器，另一端用于输出表示操作结果特征的标志信息。二、寄存器阵列一

12、般包括通用寄存器、累加器、标志寄存器、专用寄存器等。寄存器的使用提升了计算机的功能和程序设计的灵活性。1. 通用寄存器组可用于存放数据和地址，有8bit和16bit等，CPU可直接处理这些信息，减少了访问存储器的次数，节省访问内存时间。2. 累加器也是数据寄存器，与ALU一起完成各种算术或逻辑运算，运算前作为ALU的一个输入，运算后常用于保存结果。 CPU对I/O接口电路的读出或写入一般也是通过累加器进行的。3. 标志寄存器在算术或逻辑运算时，为了保存可能发生的进位、溢出、符号、全零及奇偶性等状态的变化，微处理器设置标志寄存器。 其所存的状态将可作为一种条件，常用于判断是否控制程序转移。4.

13、专用寄存器(1) 程序计数器PC (Program Counter)它是指令地址寄存器，其内容指出了现行指令在存储器中的存放地址。注：当按PC的内容从存储器中取出指令时，PC的内容自动加1。 对单字节指令而言，则PC指向了下一条指令所在的地址。 对多字节指令，则每取一个字节，PC自动加1，当取出最后一个指令字节时，PC仍指向下一条指令地址。(2) 堆栈指示器SP (Stack Pointer)用于确定堆栈在内存中的具体位置。SP总是指向栈顶。(3) 变址寄存器 用于变址寻址，也可作通用寄存器。三、控制部件是整个系统按时序协调操作的功能部件，包括IR、ID定时及产生各种控制信号的控制逻辑单元组成

14、。根据上述结构，微处理器执行一条指令的简要过程，如下图所示。计算机基本工作原理指令是能被计算机识别并执行的的二进制代码每一条指令完成一种操作。操作码 操作数 数据传送指令数据处理指令程序控制指令输入输出指令 其它指令 If Goto And OrCPU内存I/O设备主机对计算机的硬件进行管理等指令 结构分类操作码: 操作类型或性质操作数:操作的数据或数据的地址 NEXT： MOV AH，1 INT 21H CMP AL，a JB PROG2 CMP AL， z JA PROG2 SUB AL，20H MOV DL，AL MOV AH，2 INT 21H JMP NEXTPROG2： 问:1）从

15、键盘输入小写字母d时，显示器上显示 。 2）转向PROG2的条件是： 。微处理器执行一条指令的简要过程取 指 令 指 令 译 码 取 操 作 数 执 行 指 令 存放运算结果 结束指令？结束YN(1) PC将指令地址经地址缓冲器送到CPU外部地址总线，然后送到存储器进行地址译码。图中取指令包含以下几个步骤：(2) PC+1PC，同时CPU发出“存储器读”。信号，访问存储器中某一单元。(3) 经过几百ns，在外部数据总线上出现指令的第一个字节，即操作码，经由CPU内部数据缓冲器内部总线指令寄存器。(4) 对于多字节指令，控制部件还会发出取第二、第三等字节的信号，每次PC+1PC2.3 程序指令的

16、执行过程人们事先把一条条指令预选输到存储器中，在执行时，机器把这些指令一条条地取出来，加以翻译和执行。例如：若要求机器把两个数7和10相加，其简单程序为：MOVAL，7B0ADDAL，1004HLT F470A逐条按机器码表示在右边，共5个字节，若存放在地址为00H开始连续5个存储单元，下面具体介绍其执行过程。 第一条指令的取指过程。0000 00000000 00001011 00000000 01110000 01000000 10101111 01001011 0000OI2ALUI1ALBLPLAIDIR 1011 0000DB A B+1 EAB CAR D读 FDR00010203

17、04 GPC取第一条指令的操作示意图+100001011 00001011 0000PC的内容(00H)送AR(Address Register)PC + 1 PC (01H)00H经AB送至存储器，经地址译码器选中00H单元。CPU给出读命令。(00H) = B0H 读至DB(Data Bus)1011 0000B0H送至DR (Data Register)DR把B0H送IR经ID 译码发出对应操作 取指令第二字节的过程如下图所示。0000 00011011 00000000 01110000 01000000 10101111 0100 010000 0111OI2ALUI1 AL0000

18、 0111BLPLAIDIR 0000 0111DB A B+1 EAB CAR D读 FDR GPC 100000 0001取立即数的操作示意图+101 0000 0111PC的内容01H送ARPC + 1 PC (02H)01H经AB送至存储器，经地址译码选中01H单元。CPU发出读命令。(01H) = 07H 读至DB0000 011107H送DR AL0000 011107H由DR通过内部DB送至AL。 取第二条指令的第一个字节与第一条指令的第一个字节的取指过程相同。对此指令译码后，知为加法指令，AL的内容为一操作数，另一操作数在指令的第二字节中，其执行过程为：(9) 相加结果由ALU

19、输出至AL中，可类似取第三条指令。(7) DR中的数由内部DB送到ALU的另一输入端。(1)(6) 与第一条指令的第二字节的执行过程相同。(8) AL中的数送ALU且执行加法操作。在数据区DAT地址起有10个数据，试编程序对数据进行升序排列。将结果送CRT显示。程序如下：STACK SEGMENTSTA DB 100DUP(?)STACK ENDS;*DATA SEGMENTDAT DB 2,67,33,78,98,1,77,43,32,76COUNT DB 10COUNT1 DB 100DATA ENDS;*CODE SEGMENTASSUME CS:CODE,DS:DATA,SS:STAC

20、KSTART: MOV AX,DATA MOV DS,AX MOV AX,0 MOV CX,AX LEA DI,DAT MOV CL,COUNT DEC CXINC DI;*LP: MOV SI,DIDEC SIMOV AL,DIPUSH DICALL LKPOP DIINC DILOOP LPLEA DI,DATMOV CL,COUNT;*SC: MOV AX,0MOV BH,2MOV AL,DIDIV COUNT1MOV DH,AHADD AL,30HMOV DL,ALMOV AH,2INT 21HMOV AL,DHMOV AH,0DIV COUNTADD AX,3030HMOV DL,A

21、LMOV BL,AH;*OUTP: MOV AH,2INT 21HDEC BHJZ XTMOV DL,BLJMP OUTP;*XT: DEC CLJZ DONEINC DIJMP SC;*DONE:MOV AH,4CHINT 21H;*LK PROCMOV BL,COUNTSUB BL,CL;*LP1: CMP AL,SIJG RTTMOV DL,SIMOV DI,DLMOV SI,ALDEC DIDEC SIDEC BLJNZ LP1;*RTT: RETLK ENDPCODE ENDSEND START2.4 Intel 8086微处理器 8086是Intel系列的16bit微处理器，属第三

22、代。 8086有16bit数据总线和20bit地址线，可寻址1M空间。 8086采用单一+5V电源和单相时钟，频率为5MHZ。20位AH ALBH BLCH CLDH DLSPBPDISIALU运算寄存器标志执行部件控制电路16位CS DS SS ESIP 内部暂存器8位1 2 3 4 5 6执行部件 （EU） 输入/输出控制电路16位 外部总线 指令队列缓冲器总线接口部件（BIU）通用寄存器地址加法器一、8086CPU结构1、总体功能结构8086从功能结构来讲，分为两大部分，即总线接口部件BIU(Bus Interface Unit )和执行部件EU(Execution Unit)。(1)

23、BIU部件由段寄存器、指令指针、地址加法器、指令队列缓冲器和控制电路等部分组成。 在执行指令时，如要取操作数，则也由BIU从内存或I/O接口指定区域取出，送给EU部件去执行。BIU负责与存储器、I/O接口电路传送信息。 BIU负责从指定内存单元取出指令，送到指令队列缓冲器中排队。 指令队列缓冲器是一个6字节的RAM存储器(8088为4个字节)，队列中最多可同时存放6个字节的指令，取来的指令是按字节顺序存放的。 当队列中有两个以上的指令字节空的时候，BIU会自动地执行总线操作，继续取指令。(2) EU部件由ALU、通用寄存器、标志寄存器和控制电路组成，负责指令的执行。ALU、寄存器和数据传输通路

24、均是16bit的。 若执行的是一条转移指令，则存放在指令队列缓冲器中的指令就没有用了，应到新的地址单元去取出。BIU新取出的第一条指令将直接送到EU中去执行，随后重新填充指令队列缓冲器。EU从BIU中的指令队列缓冲器中取得指令和数据。 当指令要求将数据写到存储器和I/O电路，或需从存储器和I/O电路中读取数据时，EU向BIU发出请求，BIU自动完成这些操作。2. 寄存器结构8086CPU 内部寄存器DLDHCLCHBLBHALAH通用寄存器AXBXCXDXSPBP SI DI数据寄存器CSDSSSESIPFLAG变址寄存器指针寄存器堆栈指针基数指针源变址目的变址指令指针状态标志代码段数据段堆栈

25、段附加段段寄存器控制寄存器(1) 通用寄存器8个16bit通用寄存器。 SP堆栈指针，存放堆栈栈顶的现行地址，与SS堆栈段寄存器一起方可确定堆栈的实际地址。 BP基址指针 SI源变址寄存器 AX，BX，CX，DX 4个16bit的通用数据寄存器，它们的高8bit AH，BH，CH，DH与低8bit AL，BL，CL，DL又可分别看成8个8bit的寄存器。 DI目的变址寄存器(2) 控制寄存器 IP (Instruction Pointer) 指令指针与PC类似，但有区别：a. PC是指向下一条即将要执行的指令，而IP一般是指向下一次要取出的指令。b. 在8086中IP要与CS代码段寄存器的内容

26、一起，才能得到指令的实际地址。TFSFZFAFPFOFDFIFCF15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 标志寄存器格式a. 6个状态标志位，即CF、PF、AF、ZF、SF和 OF。 进位标志CF(Carry Flag)： FLAG(标志寄存器)为16bit，其中9位有定义。当结果的最高位(字节D7，字D15)产生进位(加法运算)或借位(减法运算)时，CF=1，否则CF=0,移位和循环指令也影响CF。 奇偶标志位PF(Parity Flag)： 若结果中“1” 的个数为偶数，则PF=1，否则PF=0。 辅助进位标志AF(Auxitiary Carry Fla

27、g)： 在低半字节向高半字节有进位或借位时AF=1，否则AF=0。 零标志ZF(Zero Flag)： 当运算结果为0时ZF=1，否则ZF=0。 符号标志SF(Sign Flag)： SF等于最高位，对于带符号数，最高位为符号位，SF=1运算结果为负，SF=0为正。溢出标志OF(Overflow Flag)： 带符号数运算结果超出其表达范围时（字节数：-128+127，字类型数：-32768+32767）， OF=1，否则 OF=0。用表达式给出(字节运算)(字运算)例： 2345H+3219H 6400H+7A3CHCF=0 PF=0 AF=0 ZF=0 SF=0 OF=0CF=0 PF=1

28、 AF=0 ZF=0 SF=1 OF=1 b. 3个控制标志位 追踪标志TF(Trace Flag)： TF=1，处理器进入单步方式，以便调试，CPU每执行一条指令自动产生一个内部中断以利于检查指令的执行情况；TF=0为连续工作方式。中断允许标志IF(Interrupt-enable Flag)：IF=1，允许CPU响应外部的可屏蔽中断请求；IF=0则禁止响应。IF对外部非屏蔽中断及内部中断不起作用。 方向标志DF(Direction Flag)： 在串操作指令中，DF=0时，变址指针自动增量，DF=1时，则自动减量。(3) 段寄存器CS代码段寄存器，用于定义代码段基地址，该段用于存放指令代码

29、。DS数据段寄存器，用于定义数据段基地址，该段用于存放程序变量。有4个16bit的段寄存器SS堆栈段寄存器，用于定义堆栈段基地址，该段作堆栈区使用。ES附加数据段，用于定义附加段基地址,与DS类似。上述4个段在8086寻址的1MB空间内，其位置不受限制，可连续排列、分隔排列、部分重叠甚致全部重叠。(3) 8086与传统微处理器指令执行过程比较取指3执行3取指4执行2取指2执行1取指1 传统微处理器的执行方式传统微处理器取指与执行串行进行，CPU的工作效率低。取数据取指5取指4取指3取指2取指1BIU执行4执行3执行2执行1等待EU 8086的指令执行方式8086CPU取指与执行并行进行，大大减

30、少了等待取指令所需时间，提高了CPU的工作效率。二、引脚信号及功能最小模式：即由8086组成的单处理器系统，所有的总线控制信号直接由8086直接产生，故系统中的总线控制逻辑电路被减到最少。最大模式：即由8086组成的中等规模或者大型的系统。包含两个或多个微处理器，8086为主处理器其它的为协处理器。 8086的两种工作模式8086采用双列直插式封装，有40个引脚(如右图所示)，但总线信号数量却大于40，故8086采用了分时复用技术，部分引脚传送两种总线信号。123456789101112131415161718192040393837363534333231302928272625242322

31、21GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/ S3A17/ S4A18/ S5A19/ S6BHE/ S7MN/MXRDHOLD (RQ/GT0)HLDA (RQ/GT1)WR (LOCK)M/IO (S2)DT/R (S1)DEN (S0)ALE (QS0)INTA (QS1)TESTREADYRESET8086CPU8086的引脚信号注：括号内为该引脚在最大模式下的名称 8086芯片的引脚图1. 最小模式下引脚信号及功能：(1) 地址/数据总线AD15AD0(双向、三态) 在一

32、个总线周期的第一个时钟周期用于传送低16bit地址信息，并用地址锁存器锁存以免丢失， 其它时钟周期可用于传送数据信息，分时传送。 当8086执行中断响应周期、保持响应周期时，这些引脚处于高阻状态。(2) 地址/状态信号线A19/S6A16/S3(输出、三态) 在总线周期的第一个时钟周期(T1)用于输出地址信号的最高4bit并锁存。 其它时钟周期中用来输出状态信号S6S3，其中：S6低电平，表示8086当前与总线相连。S5表示标志寄存器中“中断允许位”的状态(IF)。S4， S3的组合指出了分段情况。如下表所示。 S4和S3的组合提供的分段信息表S4S3意 义00110101当前正在使用ES附加

33、段当前正在使用SS堆栈段当前正在使用CS或者未使用任何段寄存器当前正在使用DS数据段 当CPU处于“保持响应”状态时，A19/S6A16/S3置为高阻状态。 若执行I/O指令，则由于8086只访问64K个端口，在T1周期这4个引脚为低电平。(3) BHE/S7高8bit数据总线允许/状态线(输出, 三态)在T1状态，8086在BHE/S7引脚输出BHE信号，表示高8bit数据总线D15D8上的数据有效，与地址线A0一起产生存储器的选择逻辑信号。 在其它时钟周期，输出为状态信号S7。但8086芯片， S7未定义。下面介绍引脚中的控制信号。(4) MN/MX最小/最大模式控制信息低电平 8086处

34、于最大模式。高电平 8086处于最小模式。(5) RD读信号 (输出，三态)低电平有效。表示将对内存或I/O端口读操作。(6) M/IO，存储器/输入输出控制信息 (输出，三态)是区分CPU进行的存储器还是I/O访问，见下表。RDM/IO操 作1000读存储器数据读I / O端口数据 RD与 M/IO的组合及对应的操作表(7) WR写信号 (输出，三态)1000CPU对存储器进行写操作CPU对I/O端口进行写操作 WR与 M/IO 的组合及对应的操作表操 作WRM/IO低电平有效。WR与M/IO的组合对应的操作如下表所示。(8) ALE地址锁存允许信号 (输出)高电平有效，此信号在T1状态有效

35、，为地址码锁存的选通信号，送地址锁存器。(9) READY准备就绪信号 (输入)高电平有效，是从所寻址的存储器或I/O电路来的响应信号，用于解决CPU与慢速存储器或I/O电路的同步问题。CPU在T3周期开始采样READY线，若为低电平，则T3之后插入TW等待周期直到READY为高电平，进入T4完成数据传送。(10) INTR可屏蔽中断请求信号 (输入)高电平有效，8086在每一个指令周期的最后一个T状态采样这条线，若IF=1，则8086在执行完当前指令即响应中断。(11) INTA中断响应信号 (输出，三态)低电平有效，CPU响应外部可屏蔽中断请求以后，便发出中断响应信号，作为对中断请求的回答

36、。此信号在每一个中断响应周期的T2、T3和TW周期均有效，为中断矢量的读选通信号。(12) NMI非屏蔽中断请求信号 (输入)边沿触发，该线上的中断请求信号不能用软件屏蔽，电平由低到高，便在当前指令结束后引起中断。(13) RESET系统复位信号 (输入)高电平有效，8086要求此信号起码维持4个时钟周期，若初次加电复位，持续时间不小于50s，RESET为高电平时，8086立即结束现行操作，进入内部复位状态，CPU各内部寄存器被设置为初值：CS=FFFFH，Flag、IP、DS、ES、SS及其它寄存器均初始化为0000H。(14) DT/ R数据收发控制信号 (输出、三态)为增强数据总线的驱动

37、能力，8086可外接驱动器8286，DT/R即为8086输出的数据到收发器8286的控制信号。 DT/R高电平，8086输出的数据经8286送到数据总线； 8086工作在DMA方式时，DT/R为高阻状态，在最小模式时因无8286而不起作用。 DT/R低电平，收发器8286则把数据总线上的数据传送到8086。高电平有效。系统中其他的总线主设备要获得对总线的控制权时，向8086发出高电平的HOLD信号，8086在每个时钟周期的上升沿对HOLD引脚信号进行检测，若为高电平，则在当前总线周期结束时，予以响应。(16) HOLD保持请求信号 (输入)(15) DEN数据允许信号(输出，三态) 低电平有效

38、，也是8086控制外接的数据收发器，低电平时开启收发器，传送数据有效； 高电平时，则禁止传送。(17) HLDA保持响应信号 (输出)高电平有效。当CPU响应保持请求HOLD时，便发出HLDA高电平的应答信号，从而将总线控制权让给发出保持请求的设备，直到该设备又将HOLD信号变为低电平，CPU才收回总线控制权，将HLDA信号置为低电平。低电平有效。与WAIT等待指令结合使用，当CPU执行WAIT指令时，CPU处于空转状态进行等待直到检测到TEST信号有效时结束，CPU继续往下执行指令。(18) TEST测试信号 (输入)(19) CLK系统时钟输入信号时钟信号为CPU和总线控制逻辑电路提供定时

39、基准。常用INTEL8284A时钟发生器提供CLK信号。工作在最小模式下8086的典型配置如右图所示。8086地址锁存器STB(82862)OE(选用)数据总线地址总线(82823)READYRESETMN/MXALEBHEA19A16AD15AD0DENDT/RM/IOWRRDHOLDHLDAINTRINTA(8284A)X1 X2CLKREADYRESET+5VBHEA19A0D15D02. 最大模式下引脚信号及功能若将8086的MN/MX引脚接地便工作在最大模式。此时仅2431引脚信号与最小模式不同，如下表所示。引脚编号最小模式最大模式2425262728293031QS1QS0S0S1

40、S2LOCKRQ/GT1RQ/GT0INTAALEDENDT/RM/IOWRHLDAHOLD 两种模式下8086的2431引脚信号表(1) QS1和QS0指令队列状态信号 (输出)QS1和QS0编码与队列状态表QS1QS0 队列状态00110101空操作取走指令的第一个字节队列空从队列里取出的字节是指令的后续字节两信号编码和对应的队列状态如下表所示。这三个状态信号组成的编码表示了当前总线周期是何种操作周期，如下表所示。 2， 1和 0编码与总线周期表发中断响应信号读I/O端口写I/O端口暂停取指令读存储器写存储器 无源状态010101010000111100110011S总线周期2S10S(2

41、) S2，S1和 S0总线周期状态信号(输出，三态)(3) LOCK总线封锁信号 (输出，三态)低电平有效。此信号有效时，系统中其他总线主部件不能占有总线。此信号由前缀指令LOCK使其有效，并保持到LOCK前缀后的一条指令执行完毕。另外8086在两个中断响应脉冲之间，LOCK信号也自动变为有效电平，以防其它部件占有总线。(4) RQ/GT1和RQ/GT0总线请求/允许信号 (双向)供CPU以外的两个处理器用以发出使用总线的请求信号和接收CPU对总线请求信号的回答信号，请求与允许信号在同引脚上传输，但方向相反。其中RQ/GT0优先级较高。 下图给出了8086在最大模式下的典型配置。8086在最大

42、模式下的典型配置8086CPU时钟发生器(8284A)8288CLKDENALEMN / MXSTBOEOETIORCIOWC数据总线MRDCMWTCBHE8282382862CLKREADYRESETBHES0S1S2S0S1S2DT/RA19A0A15A0INTAA19A16AD15AD0 1READYRESET总线控制器地址总线由图可以看出：8086在最大与最小模式下的主要区别是增加了一个8288总线控制器。8288接受8086CPU的状态信号S2、S1和S0，经过变换和组合，由8288发出对存储器和I/O端口的读/写信号，对锁存器8282及对总线收发器8286的控制信号。2.5 808

43、6存储器管理8086采用分段管理的办法实现对1MB存储空间的管理(物理地址00000HFFFFFH)，16bit的段寄存器存放了该段的段首址，那么它是怎样产生20bit的物理地址的呢？我们通常采用在地址编号能被16整除的地方开始分段，此时地址的低4bit均为0，这时段寄存器只用来存放高16bit即可，以下有几个概念。 段内偏移量EA (Effective Address)：是指某存储单元离开该段段首址的字节数。 逻辑地址(Logical Address) ：是一对地址，包含段寄存器的内容和段内偏移量，如某条指令的逻辑地址可表达为：CS : IP。 物理地址PA (Physical Address): 是指某个存储单元实际的20bit的地址，又称绝对地址。由上面的定义可知：物理地址PA=对应段寄存器10H十段内偏移量EA。物理地址的形成如下图所示。物理地址的形成 段寄存器值 000020位物理地址19 015 015 0偏移地址加法器16 位 4位 例如：若CS=FFFFH，IP=0000H，则指令所在存储单元的物理地址为：PA= (CS) 10H + IP = FFFF0H 当取指令时，自动选择的段寄存器是CS，再加上IP所决定的16位偏移量，得