微机原理与接口技术(chap5)

1、第五章2012.11.16主讲人： 课程网址：Email: Tel: 86919060, 省级精品课建设07:49第五章 存储器一、存储器分类二、随机存取存储器RAM三、只读存储器四、CPU与存储器的连接五、存储器空间的分配和使用内 容 提 要9/27/20222学 习 要 求掌握半导体存储器的分类、组成及组成部件的作用及工作原理、读/写操作的基本过程。掌握SRAM、DRAM芯片的组成特点、工作过程、典型芯片的引脚信号、了解DRAM刷新的基本概念。掌握半导体存储器的主要技术指标、芯片的扩充、CPU与半导体存储器间的连接。了解Cache的基本概念、特点。07:493简 介存储器是计算机的主要组成

2、部分之一用来存放程序和数据的部件存储器表征了计算机的“记忆”功能存储器的容量和存取速度是决定计算机性能的重要指标。存储器的容量越大，记忆的信息也就越多，计算机的功能也就越强。9/27/20224存储器的逻辑结构示意图9/27/202255-1 存储器分类 按存储器用途分类 1内部存储器 内部存储器也称为内存（主存储器）。功能：存放当前正在使用的或经常使用的程序和数据。特点：快速存取、容量较小， CPU直接访问（半导体存储器）容量：受到地址总线位数的限制 8086系统，20条地址线，寻址空间为1M（220）字节； 80386系统，32条地址线，寻址空间4G（ 232 ）字节。存放内容：系统软件（

3、系统引导程序、监控程序或者操作系统中的ROM BIOS等）以及当前要运行的应用软件。07:4965-1 存储器分类（按用途分类 ） 2外部存储器 外部存储器也称为外存，是辅助存储器。功能：用来存放相对来说不经常使用的程序或者数据或者需要长期保存的信息。特点：存取速度慢、容量大，可以保存和修改存储信息， CPU不直接对它进行访问，有专用的设备（硬盘驱动器、软驱、磁带机、光驱等）来管理，一般外部存储器由磁表面存储器件构成 。容量大小：不受限制存放内容：系统软件、应用软件、其他长期保存程序和数据。 07:4975-1 存储器分类（按用途分类 ） 由内存ROM中的引导程序启动系统；从外存中读取系统程序

4、和应用程序，送到内存的RAM中，运行程序；程序运行的中间结果放在RAM中（内存不够时也放在外存中）；程序结束时将最后结果存入外部存储器。 计算机工作时存取程序和数据的过程07:4985-1 存储器分类 外存高速缓冲存储器Cache随机存取存储器（RAM）只读存储器（ROM）静态RAM（SRAM）动态RAM（DRAM）硬盘软盘磁带闪存盘只读存储器（ROM）可编程ROM（PROM）可擦除PROM（EPROM）电可擦除可编程ROM（E2PROM）存储器闪存Flash Memory内存光盘07:4995-1 存储器分类 【内部存储器】RAM随机存取存储器（Random Access Memory）CP

5、U能根据RAM的地址，将数据随机地写入或读出。电源切断后，所存数据全部丢失。按照集成电路内部结构的不同，RAM又分为两种： SRAM静态RAM（Static RAM） DRAM动态RAM（Dynamic RAM） 07:49105-1 存储器分类 【内部存储器】RAM随机存取存储器（Random Access Memory） （1） SRAM静态RAM （Static RAM）静态RAM速度非常快，只要电源存在内容就不会自动消失。它的基本存储电路为6个MOS管组成1位，因此集成度相对较低，功耗也较大。存取时间可以小到2s。一般，高速缓冲存储器（Cache memory）用它组成。07:4911

6、5-1 存储器分类 【内部存储器】RAM随机存取存储器（Random Access Memory） （2）DRAM动态RAM（Dynamic RAM） DRAM的存储内容在10-310-6秒之后自动消失，必须周期性的在内容消失之前进行刷新（Refresh）。 由于它的基本存储电路由一个晶体管及一个电容组成，因此它的集成度高，成本较低，耗电少，但它需要一个额外的刷新电路。 DRAM运行速度较慢，存取时间50200s，一般PC机的标准存储器都采用DRAM组成。07:49125-1 存储器分类 【内部存储器】ROM只读存储器 （Read Only Memory）ROM存储器是将程序及数据固化在芯片中

7、，数据只能读出，不能写入，也不会丢失，ROM中通常存储操作系统的程序（BIOS）或用户固化的程序。 ROM按集成电路内部结构的不同，可分为下面三种：（1）PROM可编程ROM （Programable ROM）（2）EPROM可擦除、可编程ROM （Eraseble PROM）（3）EEPROM电可擦除可编程ROM （Electrically Erasable PROM）（4）闪存（Flash Memory）07:49135-1 存储器分类 【内部存储器】ROM只读存储器 （Read Only Memory）（1） PROM可编程ROM （Programable ROM） 将设计的程序固化进去

8、后，ROM内容不可更改。（2）EPROM可擦除、可编程ROM （Eraseble PROM） 可编程固化程序，且在程序固化后可通过紫外光照擦除，以便重新固化新数据。（3）EEPROM电可擦除可编程ROM（Electrically Erasable PROM） 可编程固化程序，并可利用电压来擦除芯片内容，以重新编程固化新数据。 （4）Flash Memory闪存，高速、多线程、电可擦除。07:49145-1 存储器分类 【外部存储器】外部存储器 （辅助存储器、海量存储器）（1） 特点：容量大、存取速度慢，需要专门的管理设备。（2）磁记录存储器：软盘、硬盘。 IDE接口：普通PC机，兼容性好、速度

9、慢； SCSI接口：高档PC机、工作站、服务器、光驱、扫描仪、打印机、光盘刻录机，高性能、价格高、安装复杂； SATA接口：串行连接方式，高强纠错能力，接口简单，支持热插拔。（3）光盘 ：CD-ROM（650MB）、DVD（4.77.95GB）、Blue-ray Disc（2550GB）。（4）Flash存储器（固态盘SSD）：高速、多线程、电可擦除。07:49155-1 存储器分类 【内部存储器】 不同存储器芯片，存取速度不相同，因此在选择存储器芯片时要考虑几个方面：（1） 只读存储器还是随机存储器。（2） 存储容量：表示存储功能的指标。（KB/MB/GB/TB）（3） 存取时间：即访问存储

10、器的时间（指存储器接收到稳定的地址到完成一次读出/写入数据所需的时间）。（4） 功耗：MOS器件较双极性存储器低；CMOS器件功耗低，速度慢；HMOS的存储器件在速度、功耗、容量方面进行了折中。（5）可靠性：存储器对电磁场和温度变化的抗干扰能力，以及高速使用下的正确存取能力（半导体存储器的抗干扰能力较强）。 （6）价格：存储器本身的价格、附加电路的价格 。（SRAM价格高、速度快，DRAM相对价廉，但速度较慢）07:49165-1 存储器分类 金字塔结构外存1外存2外存3外存4.外存mM1M2.Mn高速CacheCPU速度、容量、价格07:4917第五章 存储器一、存储器分类二、随机存取存储器

11、RAM三、只读存储器四、CPU与存储器的连接五、存储器空间的分配和使用内 容 提 要9/27/2022185- 2 随机存取存储器RAM 特点： CPU能将数据随机地写入或读出RAM 。断电所存数据全部丢失。 （1）SRAM静态RAM （Static RAM） 速度非常快，不断电内容不自动消失。集成度相对较低，功耗也较大。一般，高速缓冲存储器 （Cache Memory）用它组成。 （2）DRAM动态RAM （Dynamic RAM） DRAM的内容在10-310-6秒之后自动消失，必须周期性地刷新（Refresh）。集成度高，成本较低，耗电少，但它需要一个额外的刷新电路。DRAM运行速度较慢

12、，SRAM比DRAM要快25倍，一般，PC机的标准存储器都采用DRAM组成。 07:49195-2 随机存取存储器RAM 一、静态随机存取存储器（SRAM）1静态RAM的构成 （1）单元电路：（双极型器件或MOS器件构成）双极型器件构成的电路：存取速度快，但工艺复杂，集成度低，功耗大，较少使用；MOS器件构成的电路：通常由6个MOS管组成的双稳态触发器电路，存储信息“0”或 “1”，只要不掉电，“0”或“1”状态能一直保持，直到重新写入新的数据。读出操作后，原信息不变。 （2）静态RAM的特点： 访问速度快，访问周期达2040ns；工作稳定，不需要进行刷新，外部电路简单；但基本存储单元所包含的

13、管子数目较多，且功耗也较大，它适合在小容量存储器中使用。 07:49205-2 随机存取存储器RAM 【静态随机存取存储器】静态RAM存储器芯片内部结构：通常由地址译码器、存储矩阵、控制逻辑、三态数据缓冲器组成。07:49215-2 随机存取存储器RAM 【静态随机存取存储器】 存储矩阵一块存储器芯片由基本存储单元构成矩阵；一个基本存储单元存放一位二进制信息。 两种构成方式（字结构、位结构） 字结构方式：一个字节的8位制作在一块芯片上，选中芯片可一次性读/写8位信息，封装时引线较多。 例如：1K的存储器芯片由1288组成，访问它要7根地址线和8根数据线。D7 D0A6 A007:49225-2

14、 随机存取存储器RAM 【静态随机存取存储器】 存储矩阵位结构方式：1个芯片内的基本单元作不同字的同一位，8位由8块芯片组成。优点是芯片封装时引线少。 例如： 1K存储器芯片由10241组成，访问它要10根地址线和1根数据线。A9 A8 A7 A6 A5 A4 A3 A2 A1 A0DA9 A8 A7 A6 A5 A4 A3 A2 A1 A0D7D6D5D4D3D2D1D007:49235-2 随机存取存储器RAM 【静态随机存取存储器】地址译码器 CPU读/写一个存储单元时：先将地址 地址总线；高位地址 译码后产生片选信号；低位地址 存储器 （地址译码器）译码选中所片内存储单元；最后在读/写

15、信号控制下读出或写入。控制逻辑与三态数据缓冲器CPU送出的高位地址经译码后，送到逻辑控制器的CS端，即产生片选信号，根据读写控制信号进行读/写操作。数据经三态数据缓冲器送到数据总线上或将数据写入存储器。07:49245-2 随机存取存储器RAM 【静态随机存取存储器】2静态RAM的例子典型的静态RAM芯片： 2114 （1K4位）； 6116 （2K8位）； 6264 （8K8位）； 62128 （16K8位）； 62256 （32K8位）626412345678910111213142827262524232221201918171615NCA12A7A6A5A4A3A2A1A0IO0IO1

16、IO2GNDVCCWECE2A8A9A11OEA10CE1IO7IO6IO5IO4IO3（8K8位）07:49255-2 随机存取存储器RAM 【静态随机存取存储器】SRAM 6264（8K8）A12A0 ：13根地址线，选择芯片内213个存储单元中的任一个单元。IO7IO0：8根双向数据线，并行传送8位读/写数据。WE：写入允许信号（低电平有效）OE：读出允许信号（低电平有效）CE1、CE2：片选信号，两者均为有效时，才能对芯片进行读/写操作。6264A12A0CE1CE2WEOEIO7IO0A12A0地址译码器RDD7D0WR07:49265-2 随机存取存储器RAM 二、动态随机存取存储

17、器（DRAM） 1动态RAM的构成 （1）单元电路 动态RAM基本单元主要有：4管动态RAM、3管动态RAM、单管动态RAM。它们各有特点：4管动态RAM：使用管子多，使芯片容量小，但器件的读出过程就是刷新过程，不用为刷新而外部另加逻辑电路；3管动态RAM：所用管于少一点，但读/写数据线分开，读/写选择线也分开，要另加刷新电路；单管动态RAM：所用器件最少，但读出信号弱，要采用灵敏度高的读出放大器来完成读出功能。07:49275-2 随机存取存储器RAM 【动态随机存取存储器】 以单管动态RAM为例，其基本存储单元：一个晶体管 + 一个电容。刷新放大器列选择信号行选择信号数据输入/输出QC（2

18、）存储信息的原理读操作： 行地址译码使行选择信号为高电平行上管子Q导通刷新放大器读取电容C上的电压值折合为“0”或“1”列地址译码使某列选通行和列均选通的基本存储单元允许驱动读出数据；写操作： 行和列的选择信号为“1”基本存储单元被选中数据输入/输出线送来的信息通过刷新放大器和Q管送到电容C数据写入存储单元； 07:49285-2 随机存取存储器RAM 【动态随机存取存储器】（3）特点 集成度高，成本低，耗电少。 刷新和地址两次打入。 由于DRAM是利用电容存储电荷保存信息的，电容通过MOS管的栅极和源极会缓慢放电而丢失信息，必须定时对电容充电，也称作刷新。 为了提高集成度，减少引脚的封装数，

19、DRAM的地址线分成行地址和列地址两部分，因此，在对存储器进行访问时，总是先由行地址选通信号RAS把行地址送入内部设置的行地址锁存器，再由列地址选通信号CAS把列地址送入列地址锁存器，并由读/写信号控制数据的读出或写入。 07:49295-2 随机存取存储器RAM 【动态随机存取存储器】2动态RAM的刷新（1）刷新把存储单元的数据读出，经过读放大器放大之后再写入，以保存电荷上的信息。（2）原因动态RAM都是利用电容存储电荷的原理来保存信息的，由于MOS管输入阻抗很高，存储的信息可以保存一段时间，但时间较长时电容会逐渐放电使信息丢失，所以动态RAM需要在预定的时间内不断进行刷新。（3）注意两次刷

20、新的时间间隔与温度有关。动态存储器的刷新是一行一行进行的，每刷新一行的时间称为刷新周期。刷新方式有集中刷新方式和分散刷新方式两种。07:49305-2 随机存取存储器RAM 【动态随机存取存储器】（4）DRAM控制器CPU和DRAM之间的接口电路，把CPU的信号转换成适合DRAM芯片的信号，解决DRAM芯片地址两次打入和刷新控制等问题。DRAM控制器包括下列功能电路： 地址多路器：把来自CPU的地址转换成行地址和列地址，分两次送到DRAM芯片，实现DRAM芯片地址的两次打入。 刷新定时器：完成对DRAM芯片进行定时刷新的功能。 刷新地址计数器：只用RAS的刷新操作，需要提供刷新地址计数器。对内

21、部具有这种刷新地址计数器的芯片，可以来用CAS在RAS之前的刷新方式。 仲裁电路：来自CPU的访问存储器的请求和来自刷新定时电路的刷新请求同时产生时，由仲裁电路对两者的优先权进行裁定。 定时发生器：提供行地址选通信号RAS、列地址选通信号CAS和写信号WE，供DRAM芯片使用。 07:49315-2 随机存取存储器RAM 【动态随机存取存储器】CASCPUDRAM刷新地址 计数器 地址 多路器刷新定时器 定时 发生器仲裁电路数据缓冲器地址总线地址读/写RASWR07:49325-2 随机存取存储器RAM 【动态随机存取存储器】典型的DRAM控制器有：8203芯片可以配合DRAM 2164工作；

22、MB1430、MB1431可以支持1M位的DRAM芯片和8086、80286CPU；W4006AF支持16M位的DRAM芯片和80386CPU。 07:49335-2 随机存取存储器RAM 【动态随机存取存储器】3动态RAMIntel2164是64K1的DRAM芯片，内部有4个128128基本存储电路矩阵，如图所示。其中：A 0A 7：地址线 WE：读/写控制线，WE=1为读出， WE=0为写入RAS：行选通信号CAS：列选通信号DIN：数据输入DOUT：数据输出Vcc：+5VGND：地 2164引脚图VCCDoutA6A3A4A5A7A0A2A1GNDNCDinWERASCAS2164123

23、4567816151413121110 907:49345-2 随机存取存储器RAM 【动态随机存取存储器】2164片内有64K个地址单元，需要16条地址线寻址。采用行和列两部分地址，地址线只需8条。内部有地址锁存器，利用外接多路开关，先由RAS信号选通8位行地址并锁存。再由CAS信号选通8位列地址并锁存，16位地址选中64K存储单元之中一个。 64K存储体有4个128128的存储矩阵，每个128128的存储矩阵，由7条行地址和7条列地址进行选择，再由1/4 I/O门选中一个单元进行读写。刷新时由一个行地址同时对4个存储矩阵的同一行，即4128512个单元进行刷新。由WE控制数据的读或写，21

24、64芯片无专门的片选信号，行选通信号可认为是片选信号。07:49355-2 随机存取存储器RAM 【存储器的工作时序 】三、存储器的工作时序 存储器对读周期的时序 有效数据指定地址WE为高电平读出周期读取时间数据输出有效时间数据输出稳定时间tAR07:49361.静态存储器对读周期的时序要求tA：读取时间，地址有效到数据读出有效之间的时间，MOS器件在50500ns之间。tco：片选到稳定输出，从CS片选信号有效到数据输出稳定的时间，一般tAtCO。tCX：片选到输出有效，从CS片选信号有效到数据输出有效的时间。tAR：读恢复时间，输出数据有效之后，存储器不能立即输入新的地址来启动下一次读操作

25、，因为存储器在输出数据后要有一定的时间来内部操作，这段时间称恢复时间。 存储器的读出周期是指启动一个读操作到启动下一次内存操作（读或写）之间所需要的时间。 读出周期tRC读取周期tA十读恢复周期tAR。5-2 随机存取存储器RAM 【存储器的工作时序 】07:49371.静态存储器对读周期的时序要求（1）CPU送出存储单元地址，读周期开始，读周期比读取时间长。为了保证tA时间后，读出数据在数据线上稳定，要求在地址信号有效后，不超过tAtCO的时间段中，片选信号CS有效。若CS不能及时到达，则tA之后可能数据仅出现在内部数据总线上，而不能将数据送到系统总线上。（2）输出数据有效后，只要地址信号和

26、输出允许信号没撤消，输出数据一直保持有效。（3）在整个读周期，要求R/W应保持高电平。在存储器芯片和CPU连接时，必须保证下面时间要求：（1）从地址信号有效到CPU要求的数据稳定之间的时间间隔必须大于tA。（2）从片选信号有效到CPU要求的数据稳定之间的时间间隔必须大小tCO，否则外部电路必须产生WAIT信号，迫使CPU插入Tw周期来满足上面的时间要求。5-2 随机存取存储器RAM 【存储器的工作时序 】07:4938 有效数据 指定地址A0-A19存储器对写周期时序5-2 随机存取存储器RAM 【存储器的工作时序 】写周期写脉冲宽地址建立时间数据有效时间数据保持时间07:49392. 静态存

27、储器对写周期时序要求 tWC：写周期时间。 tAW：地址建立时间，地址出现到稳定的时间。 tW：写脉冲宽，读/写控制线维持低电平的时间。 tDW：数据有效时间。 tDH：数据保持时间。 tWR：写操作恢复时间，存储器完成内部操作所需时间。5-2 随机存取存储器RAM 【存储器的工作时序 】07:49402. 静态存储器对写周期时序要求（1）写周期开始，要求有一段地址建立时间，此时WE必须为高电平，否则在地址变化期间可能会有误写入，使存储单元内容出错。所以WE有效前，地址就已经稳定。同样在WE变高电平后要经过写操作恢复时间，地址信号才能改变。（2）写周期期间CS、WE为低电平，要求tw写脉冲宽度

28、必须大于规定的值，以保证可靠的写入。（3）为了保证可靠地写入，要写入的数据必须在CS和WE有效前已稳定地出现在数据总线上，并在CS和WE变高电平之前保持稳定。（4）写周期时间为地址建立时间、写脉冲宽度和写操作恢复时间三者之和。5-2 随机存取存储器RAM 【存储器的工作时序 】07:4941最小模式系统时钟发生器RESVccCLKREADYRESETRDWRM / IOALE8086CPUA19 A16AD15AD0DENDT/RMN / MXVccSTB8282/8283OE8286/8287T地址/数据地址存储器DATAI/O芯片DATABHEOEBHE20位16位地址总线数据总线5-2

29、随机存取存储器RAM 【存储器的工作时序 】07:4942存储器读周期时序5-2 随机存取存储器RAM 【存储器的工作时序 】07:4943存储器读周期时序5-2 随机存取存储器RAM 【存储器的工作时序 】一个总线周期T1T2T3T4CLKBHEAD0AD15ALEM/IORDRDY地 址数据有效07:4944存储器写周期时序5-2 随机存取存储器RAM 【存储器的工作时序 】07:4945存储器写周期时序5-2 随机存取存储器RAM 【存储器的工作时序 】一个总线周期T1T2T3T4CLKBHEAD0AD15ALEM/IOWR地 址数据有效07:49465-2随机存取存储器RAM 当CPU

30、进行第一次访问时，也把数据存到高速缓存区。之后，当CPU再次访问这一区域时，CPU就可以直接访问高速缓存区，而不需要再去访问低速主存储器。由于高速缓存器容量远小于低速大容量主存储器，所以它不可能包含后者的所有信息。高速缓存器设计的目标就是使CPU访问尽可能在高速缓存器中进行。 四、高速缓冲存储器Cache 07:49475-2 随机存取存储器RAM 高速缓冲存储器 CACHE 主要由硬件来实现，对程序员是透明的 DRAM 80120ns 116MB硬盘 240MB1GBCACHE RAM 2040ns 32256KBCPU 80386 (80486)CACHE控制器 DRAM控制器CACHE在

31、系统存储器中的位置07:4948第五章 存储器一、存储器分类二、随机存取存储器RAM三、只读存储器四、CPU与存储器的连接五、存储器空间的分配和使用内 容 提 要9/27/2022495- 3 只读存储器ROM 特点：ROM存储器是将程序及数据固化在芯片中，数据只能读出，不能写入，也不会丢失，ROM中通常存储操作系统的程序(BIOS)或用户固化的程序。（1）掩膜型ROM： ROM中信息是在芯片制造是由厂家写入的，用户对这类芯片无法进行任何修改。（2）可编程只读存储器(PROM)： 将设计的程序固化进去后，ROM内容不可更改。（3）可擦除可编程只读存储器(EPROM) ：可编程固化程序，且在程序

32、固化后可通过紫外光照擦除，以便重新固化新数据。（4）电可擦除可编程只读存储器(EEPROM)：可编程固化程序，并可利用电压来擦除芯片内容，以重新编程固化新数据。 07:49505-3 只读存储器ROM EPROM基本存储电路及2764引脚图 字线浮空位线276412345678910111213142827262524232221201918171615VPPA12A7A6A5A4A3A2A1A0D0D1D2GNDVCCPGMNCA8A9A11OEA10CED7D6D5D4D307:49515-3 只读存储器ROM EPROM 2764引脚说明： 27641234567891011121314

33、2827262524232221201918171615VPPA12A7A6A5A4A3A2A1A0D0D1D2GNDVCCPGMNCA8A9A11OEA10CED7D6D5D4D3A12A0：地址线D7D0：数据线（编程时为输入，读出时为输出）CE：芯片允许端，低电平有效OE：输出允许端，低电平有效（与RD相连）PGM：编程脉冲控制端（输入）VPP：编程电压输入端VCC：工作电压，+5V07:49525-3 只读存储器ROM 2764EPROM 只读工作时 2764A12A0CEOED7D0A12A0地址译码器RDD7D0VPP 、VCC：接+5VPGM：接低电平，无编程信号 OE：接低电平

34、，允许读出 CE：接低电平，选中芯片【只读工作时】根据CPU送来的地址信号A12A0选中某存储单元，进行读出操作。07:49535-3 只读存储器ROM EPROM 2764编程方式 VCC：接+5VVPP ：接+12+25V（根据不同芯片） OE：接低电平，允许读出 CE：接低电平，选中芯片PGM：对每个存储单元编程时，从该引脚上输入一个50MS宽的正脉冲。A12A0 ：地址线，选中存储单元，逐字编程。2764A12A0CEOEPGMD7D0 VCCVPPA12A0D7D0+5V+5V+5V+1225V50MS正脉冲07:49545-3 只读存储器ROM EPROM 编程器 07:4955课

35、堂小结重点：存储器的分类、特点存储器与CPU的连接P231：1、2、7 、8作业：难点： 存储器与CPU的连接07:4956第五章 存储器一、存储器分类二、随机存取存储器RAM三、只读存储器四、CPU与存储器的连接五、存储器空间的分配和使用内 容 提 要9/27/2022575- 4 CPU与存储器的连接 CPU与存储器的连接时要考虑以下几个问题： （1） CPU总线的负载能力 一般来说，CPU总线的直流负载能力可带一个TTL负载，目前存储器基本上是MOS电路，直流负载很小，主要负载是电容负载。因此在小型系统中，CPU可以直接和存储器芯片相连，在较大的系统中，必要时应加上数据缓冲器（如74LS

36、245）或总线驱动器来驱动存储器负载。 CPU在取指令和读/写操作数时，有它自己固定的时序，应考虑选择何种存储器来与CPU时序相配合。若存储器芯片已经确定，应考虑如何实现Tw周期的插入。 （2）CPU的时序和存储器存取速度之间的配合07:4958CPU与存储器的连接时要考虑以下几个问题：（3）存储器的地址分配和片选 内存分为ROM区和RAM区，RAM又分为系统区和用户区，每个芯片的片内地址，由CPU的低位地址来选择。一个存储器系统有多片芯片组成，片选信号由CPU的高位地址译码后取得。应考虑采用何种译码方式，实现存储器的芯片选择。 8086CPU交换信息时提供的控制信号：M/IO、RD、WR、A

37、LE、READY、WAIT、DT/R和DEN，这些信号与存储器要求的控制信号如何连接才能实现所需要的控制功能。（4）控制信号的连接 5- 4 CPU与存储器的连接 07:4959一、存储器的地址选择 存储器的寻址必须有两个部分：低位地址线连到所有存储器芯片，实现片内寻址；将高位地址线通过译码器或线性组合后输出作为芯片的片选信号，实现片间寻址。1线性选择方式 无论ROM或RAM芯片，芯片引脚都包括地址线，数据线，读/写控制线和片选CS线，只有片选信号CS有效时，才可能对该芯片进行操作。5- 4 CPU与存储器的连接 存 储芯片1存 储芯片2译码器片内寻址高位地址低位地址片选片选07:49601线

38、性选择方式 (实例) 【例1】 RAM芯片Intel 6264容量为8K8位，用2片静态RAM芯片6264，组成16K8位的存储器系统。地址选择的方式是将地址总线低13位（A12A0）并行地与存储器芯片的地址线相连，而CS端与高位地址线相连。5- 4 CPU与存储器的连接 【存储器的地址选择】07:4961D7D0D7D0A12A0A12A0A12A0A12A0D7D0D7D06264 1#6264 2#CSCSA13M/IOA13=0A13=15- 4 CPU与存储器的连接 【存储器的地址选择】 9/27/202262 为区分两不同的芯片，用A13A19中任一根地址线来控制，用A13来控制。

39、 A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 x x x x 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 (00000H) x x x x 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 (01FFFH) x x x x 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 (04000H) 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 (05FFFH) x x x x 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 (

40、08000H) 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 (09FFFF) x x x x 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 (0C000H) 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 (0DFFFH) 可见，当A13=0时，选中#1芯片，在第一段中的地址范围为：0000001FFFH，0400005FFFH，08000H09FFFH，0C0000DFFFH。在整个存储空间内共有24464个重叠区。5- 4 CPU与存储器的连接 【线选法】 07:4963 A19 A18 A17 A16 A15 A14 A13 A12

41、A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 x x x x 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 x x x x 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 x x x x 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 x x x x 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1

42、1 1 1 1 1 1 1 1 1 1 1 1 1 可见，当A13=1时，选中#2芯片，在第一段中的地址范围为：0200003FFFH，0600007FFFH，0A000H0BFFFH，0E0000FFFFH。在整个存储空间内共有24464个重叠区。5- 4 CPU与存储器的连接 【线选法】 07:4964线性选择特点：方式简单，节省译码电路，但地址分配重叠，且地址空间不连续，在存储容量较小且不要求扩充的系统中，线性选择法是一种简单经济的方法采用线性控制方式时，不仅地址重叠，而且用不同的地址线作选片控制，它们的地址分配也是不同的。1线性选择方式（特点） 5- 4 CPU与存储器的连接 【线选法

43、】 07:49652全译码选择方式 全译码选择地址的方式是对全部地址总线进行译码，当有16根地址线时，可直接寻址21664K字节单元。 5- 4 CPU与存储器的连接 07:4966【例2】 假设一个微机系统的RAM容量为4K字节，采用1K8的RAM芯片，安排在64K空间的最低4K位置， 2101K ，A9A0作为片内寻址，A15A10译码后作为芯片寻址（如图），则4K芯片占用的地址空间分别为： 第#0组：地址范围为000003FFH第#1组：地址范围为040007FFH第#2组：地址范围为08000BFFH第#3组：地址范围为0C000FFFH全译码方法选择地址，译码电路比较复杂，但所得的地

44、址是唯一的连续的，并且便于内存扩充。 A15 A14 A13 A12 A11 A10 A9 A8 0 0 0 0 0 0 x x 0 0 0 0 0 1 x x 0 0 0 0 1 0 x x 0 0 0 0 1 1 x x 0 0 0 1 0 0 x x 1 1 1 1 1 1 x x5- 4 CPU与存储器的连接 【全译码选择方式 】07:4967A9A0D7D0CSWEA9A0D7D0CSWEA9A0D7D0CSWEA9A0D7D0CSWE6:64译码器.A15A10M/IOD7D0WRA9A0A9A063620123#1#0#2#35- 4 CPU与存储器的连接 【全译码选择方式 】

45、9/27/202268第#0组：第#1组：第#2组：第#3组： A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 地址 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0000H 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 03FFH 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0400H 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 07FFH 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0800H 0 0 0 0 1 0 1 1 1 1 1

46、 1 1 1 1 1 0BFFH 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0C00H 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0FFFH5- 4 CPU与存储器的连接 【全译码选择方式 】07:49693. 部分译码选择方式 将高位地址线中的几位经过译码后作为片选控制，是线性选择法与全译码选择法的混合方式，通常采用3:8译码器74LS138，其管脚如图所示。 G1 G2A G2BC B A输出1 0 00 0 0Y0=0 其余为11 0 00 0 1Y1=0 其余为11 0 00 1 0Y2=0 其余为11 0 00 1 1Y3=0 其余为11

47、0 01 0 0Y4=0 其余为11 0 01 0 1Y5=0 其余为11 0 01 1 0Y6=0 其余为11 0 01 1 1Y7=0 其余为174LS1385- 4 CPU与存储器的连接 07:4970 【例3】 如果要设计一个8K8的存储器系统，采用2K8的RAM芯片4片，每片2K211 ，选用A10A0作为片内寻址，用A13A11作为74LS138的译码输入（C、B、A）。74LS1385- 4 CPU与存储器的连接 【部分译码选择方式】 07:4971 【例】 如果要设计一个8K8的存储器系统，采用2K8的RAM芯片4片，选用A10A0作为片内寻址，用A13A11作为74LSl38

48、的译码输入。 C B A A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 X X 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Y0有效 1 1 1 1 1 1 1 1 1 1 1 X X 0 0 1 0 0 0 0 0 0 0 0 0 0 0 Y1有效 1 1 1 1 1 1 1 1 1 1 1 X X 0 1 0 0 0 0 0 0 0 0 0 0 0 0 Y2有效 1 1 1 1 1 1 1 1 1 1 1 X X 0 1 1 0 0 0 0 0 0 0 0 0 0 0 Y3有效 1 1 1 1 1 1 1 1 1 1

49、 1 X X 1 0 0 0 0 0 0 0 0 0 0 0 0 0 Y4有效 1 1 1 1 1 1 1 1 1 1 1 X X 1 0 1 0 0 0 0 0 0 0 0 0 0 0 Y5有效 1 1 1 1 1 1 1 1 1 1 1 X X 1 1 0 0 0 0 0 0 0 0 0 0 0 0 Y6有效 1 1 1 1 1 1 1 1 1 1 1 X X 1 1 1 0 0 0 0 0 0 0 0 0 0 0 Y7有效 1 1 1 1 1 1 1 1 1 1 107:4972利用输出端Y0Y3作为片选信号，其地址分配为： 第一片：000007FFH，400047FFH，800087F

50、FH，C000C7FFH 第二片：08000FFFH，48004FFFH，88008FFFH，C8000CFFFH 第三片：100017FFH，500057FFH，900097FFH，D000D7FFH 第四片：18001FFFH，58005FFFH，98009FFFH，D800CFFFH 若利用输出端Y4Y7作为片选信号，4片RAM芯片的地址分配又不同，分别为： 第一片：200027FFH，600067FFH，A000A7FFH，E000E7FFH 第二片：28002FFFH，68006FFFH，A800AFFFH，E800EFFFH 第三片：300037FFH，700077FFH，A000

51、A7FFH，F000F7FFH 第四片：38003FFFH，78007FFFH，A800AFFFH，F800FFFFH 每片存储器的地址重叠区有248个。 5- 4 CPU与存储器的连接 【部分译码选择方式】 07:4973特点：部分译码方式的可寻址空间比线性选择范围大，比全译码选择方式的地址空间要小。部分译码方式的译码器比较简单，但地址扩展受到一定的限制，并且出现地址重叠区。使用不同信号作片选控制信号时，它们的地址分配也将不同，此方式经常应用在设计较小的微型计算机系统中。3. 部分译码选择方式5- 4 CPU与存储器的连接 07:4974与8086CPU相连的存储器，从硬件角度看是用2个51

52、2K字节的存储体来组成的，它们分别称为低位(偶地址)存储体和高位(奇地址)存储体，用A0和BHE信号分别来选择两个存储体，用A19A1来选择存储体体内的地址。若A00选中偶地址存储体，它的数据线连到数据总线低8位D7 D0 ；若BHE0选中奇地址存储体，它的数据线连到数据总线高8位D15 D8。若读写一个字，A0和BHE均为0，两个存储体全选中。二、存储器的数据线及控制线的连接1. 存储器的数据线5- 4 CPU与存储器的连接 07:4975若A00选中偶地址存储体，它的数据线连到数据总线低8位D7D0；若BHE0选中奇地址存储体，它的数据线连到数据总线高8位D15D8。D7D0 数据总线D1

53、5D8 数据总线D7D0奇地址存储体SEL A19A1D7D0偶地址存储体SEL A19A1A0BHEA19A1 地址总线5- 4 CPU与存储器的连接 07:49768086CPU与存储器芯片连接的控制信号主要有地址锁存信号ALE，读选通信号RD，写选通信号WR，存储器或I/O选择信号MIO，数据允许输出信号DEN，数据收发控制信号DT/R，准备好信号READY。 在最小模式系统配置中，数据线和地址线经过地址锁存器8282及数据收发器8286输出。 二、存储器的数据线及控制线的连接2. 存储器的控制线5- 4 CPU与存储器的连接 07:4977二、存储器的数据线及控制线的连接时钟发生器RESVccCLKREADYRESETRDWRM / IOALE8086CPUA19 A16AD15AD0DENDT/RMN / MXVccSTB8282/8283OE8286/8287T地址/数据地址存储器DATAI/O芯片DATABHEOEBHE20位16位地址总线数据总线5- 4 CPU与存储器