基于FPGA的时钟提取电路的设计说明

1、基于FPGA的时钟提取电路设计摘要：在数字通信系统中，同步技术非常重要，而比特同步是最基本的同步。位同步时钟信号不仅用于监测输入符号信号以保证致和接收的同步，而且在获取帧同步、组同步和接收数字符号的各种处理过程中为系统提供参考同步时钟。 . .随着可编程器件容量的增加，设计人员倾向于在CPLD/FPGA芯片部分设计位同步电路。因此，本文利用Quartus II软件设计了一种新型的位同步提取电路，对该电路进行仿真，并采用Altera公司的ACEX 1K系列FPGA芯片EP1K10TC100_3来实现。关键词：时钟提取、同步、FPGA目录 TOC o 1-3 h z u HYPERLINK l _

2、Toc360985928 1前言 PAGEREF _Toc360985928 h 1 HYPERLINK l _Toc360985929 1.1设计背景 PAGEREF _Toc360985929 h 1 HYPERLINK l _Toc360985930 到 FPGA技术 PAGEREF _Toc360985930 h 1 HYPERLINK l _Toc360985931 1.3 Quartus PAGEREF _Toc360985931 h 2简介 HYPERLINK l _Toc360985932 1.4先决条件 PAGEREF _Toc360985932 h 2 HYPERLINK

3、l _Toc360985933 2总体方案设计 PAGEREF _Toc360985933 h 3 HYPERLINK l _Toc360985934 2.1方案对比 PAGEREF _Toc360985934 h 3 HYPERLINK l _Toc360985935 2.1.1方案一：基于超前滞后锁相环的比特同步提取电路 PAGEREF _Toc360985935 h 3 HYPERLINK l _Toc360985936 2.1.2方案2：采用跳变沿捕捉和计数器结构的位同步电路 PAGEREF _Toc360985936 h 4 HYPERLINK l _Toc360985937 2.1

4、.3 方案3：硬件开环比特同步电路FPGA 5的实现 PAGEREF _Toc360985937 h HYPERLINK l _Toc360985938 2.2方案演示 PAGEREF _Toc360985938 h 5 HYPERLINK l _Toc360985939 2.3选项 PAGEREF _Toc360985939 h 6 HYPERLINK l _Toc360985940 3单元模块化设计 PAGEREF _Toc360985940 h 6 HYPERLINK l _Toc360985941 3.1各单元模块功能介绍及电路设计 PAGEREF _Toc360985941 h 6

5、HYPERLINK l _Toc360985942 3.1.1过渡边缘捕捉模块 PAGEREF _Toc360985942 h 6的设计 HYPERLINK l _Toc360985943 3.1.2状态寄存器模块设计 PAGEREF _Toc360985943 h 7 HYPERLINK l _Toc360985944 3.1.3可控计数器模块设计 PAGEREF _Toc360985944 h 8 HYPERLINK l _Toc360985945 3.1.4整体电路模块设计 PAGEREF _Toc360985945 h 10 HYPERLINK l _Toc360985946 3.1.

6、5电源电路 PAGEREF _Toc360985946 h 11 HYPERLINK l _Toc360985947 3.1.6有源晶振电路 PAGEREF _Toc360985947 h 12 HYPERLINK l _Toc360985948 3.1.7 JTAG下载电路 PAGEREF _Toc360985948 h 12 HYPERLINK l _Toc360985949 3.2 FPGA器件选择 PAGEREF _Toc360985949 h 13 HYPERLINK l _Toc360985950 3.2.1 ACEX 1K器件 PAGEREF _Toc360985950 h 13

7、 HYPERLINK l _Toc360985951 3.2.2配置设备选择 PAGEREF _Toc360985951 h 13 HYPERLINK l _Toc360985952 4系统调试 PAGEREF _Toc360985952 h 14 HYPERLINK l _Toc360985953 4.1调试环境 PAGEREF _Toc360985953 h 14 HYPERLINK l _Toc360985954 4.2硬件调试 PAGEREF _Toc360985954 h 14 HYPERLINK l _Toc360985955 4.2.1硬件配置电路 PAGEREF _Toc360

8、985955 h 14 HYPERLINK l _Toc360985956 4.2.2硬件配置与调试 PAGEREF _Toc360985956 h 15 HYPERLINK l _Toc360985957 4.3系统可实现的功能 PAGEREF _Toc360985957 h 15 HYPERLINK l _Toc360985958 5总结与经验 PAGEREF _Toc360985958 h 17 HYPERLINK l _Toc360985959 6地址（收件人） PAGEREF _Toc360985959 h 18 HYPERLINK l _Toc360985960 参考文献 PAGE

9、REF _Toc360985960 h 19 HYPERLINK l _Toc360985961 附录 PAGEREF _Toc360985961 h 20前言设计背景在现代通信系统中，在致和接收异步串行数据时，需要同步接收和致的符号。比特同步时钟信号不仅可以用来检测输入符号以保证致和接收的同步，还可以用来同步接收到的数字码。它还可以在误码率测试和各种处理过程中为系统提供参考同步时钟。本文介绍的位同步时钟提取方案原理简单，同步速度快。整个系统用VerilogHDL语言编写，可以在FPGA上实现。FPGA技术介绍FPGA（现场可编程门阵列）是现场可编程门阵列。在编程器的基础上进一步开发的产品。它

10、作为一种半定制电路出现在专用集成电路（ASIC）领域，既解决了定制电路的缺点，又克服了原有可编程器件门电路数量有限的缺点。 FPGA可以完成任何数字设备的功能，从高性能CPU到简单的74系列电路，都可以通过FPGA来实现。工程师可以通过传统的原理图输入法或硬件描述语言自由设计数字系统。通过软件仿真，我们可以提前验证设计的正确性。 PCB完成后，还可以利用FPGA的在线修改能力随时修改设计，无需改变硬件电路。使用FPGA开发数字电路可以大大缩短设计时间，减少PCB面积，提高系统的可行性。LUTLUT查找表DQSETCLRQ输入变量输出图1 FPGA的逻辑块结构示意图（LUT加触发器）Quartu

11、s 简介Quartus II 是 Altera 的综合 PLD 开发软件。它支持原理图、VHDL、VerilogHDL 和 AHDL（Altera 硬件描述语言）等设计输入形式。它嵌入了自己的合成器和模拟器，可以从设计中完成设计。输入完整的 PLD 设计流程到硬件配置。Quartus II 可以在 XP、Linux 和 Unix 上使用。除了使用 Tcl 脚本完成设计过程外，它还提供了完整的用户图形界面设计方法。具有运行速度快、界面统一、功能集中、易学易用等特点。基于Quartus II的如下图所示，包括以下步骤： 1. 设计输入； 2.编译； 3、模拟； 4. 编程和验证。设计输入设计输入编

12、译仿真与定时分析编程在线测试修改设计图2 Quartus II设计开发流程先决条件装有 Quartus 6.0 或更高版本的计算机、ByteBlaster 并口下载电缆、EPC2 配置设备整体设计目前，FPGA上常用的位同步方案可分为两类：一类是采用锁相环的闭环相位调整电路，另一类是采用开环结构的位同步电路。下面以三种典型的设计电路讨论这三种方案的优缺点。比较计划方案一：基于超前滞后锁相环的比特同步提取电路方案一的原理框图如图3所示。相位控制字频率控制字函数发生器相位寄存器频率控制字函数发生器相位寄存器相位累加器 相位累加器图3 方案一示意图选项 1 的简要说明。本电路采用add/snap g

13、ate结构，如图所示，在每个输入符号后，根据鉴相器的输出是超前还是滞后，利用反馈回路控制的add/snap gate来调整相位使其接近输入代码元素阶段。为了提高精度，该方案只能使用较短的调整脉冲，一旦失去同步，就需要通过反馈回路重新调整。方案二：采用跳变沿捕获和计数器结构的位同步电路方案2示意图如下图状态状态寄存器跳变沿捕捉模块可控计数器Data_inClockclearkPulsc_out图4 方案二原理框图该系统由一个跳变沿捕捉模块、一个状态寄存器和一个可控计数器组成。整个系统原理图如图4所示，其中data_in为输入系统的串行信号，clock为串行频率为2N倍信元速率的高精度时钟信号，p

14、ulse_out为脉冲信号由系统产生的与输入串行信号的每个符号位同步的时钟，即位同步时钟。边沿提取电路的作用是在产生边沿脉冲时，直接反映输入信号的真实相位。以此为参考，可以有效提取与输入信号同步的时钟。时钟同步的原理是利用这个边沿脉冲清零计数器，输出一个反映输入符号相位的高精度时钟源周期的短脉冲。图中的状态寄存器保证当接收到的符号出现偶“0”甚至“1”时，仍然会有一个固定的短脉冲输出反映符号时钟。可以看出，与数字锁相环方法相比，这种设计的优点是可以快速提取位同步脉冲并实时输出。此外，这种电路结构节省了硬件资源。该方案实现位同步的基本原理是利用输入符号的跳变沿脉冲作为计数器的清零输入信号，其中高

15、精度时钟频率为F，符号率为f，F =2Nf=2N/T（T是输入NRZ符号的宽度）。原理图中的计数器是一个 N 进制自增计数器。当输入清除信号时，计数器输出反转。当输入符号出现连续的“0”或连续的“1”时，一个符号的长度为2NT。由于计数器为N制，当计数器的计数值返回0时，计数器的输出仍为反相，占空比为：NT/2NT=50%。这保证了输入符号的宽度对应于占空比为50%的时钟信号，即实现了输入符号与计数器输出CLKOUT时钟的同步。方案三：硬件开环比特同步电路FPGA实现RxRckSMithRxRckSMith使能清零39分频52分频16计数2计数五选一FDX8Rx1CECLCnt1Cnt24Rx

16、1图5 方案三原理框图图5是突发数据接收系统的硬件开环比特同步电路FPGA的简要框图，主要包括同步时钟的获取。该模块适用于5种数据速率，输入数据总线信号为X，输出同步时钟为RCK。其部分信号RX1为施密特整形后的基带数字序列，设置输入驱动时钟为79.872MHz，经DCM乘法后输入两个模值Cnt1和Cnt2分别为39和52的分频器，Cnt1输出256k，数据时钟为512k、1M、2M分别对应16个计数器的高低4位，Cnt2输出1.536M的数据时钟。硬件开环比特同步电路在提取比特同步信号时，相位误差e的产生受传输数据二进制序列分布的影响，因此需要从概率的角度分析相位误差。时间二进制序列不变的概

17、率很低。假设位同步时钟周期为Tb，时钟精度为Pe，则相位误差为 e = 2( n - 1) TbPe (1)式中，n为数据序列层级连续不变的符号个数。由式(1)可以看出，相位误差受传输数据二进制序列变化速度的影响。当n=1时，即二进制序列变化最快时，对应的锁相误差最小。示范节目在计划一中：每个超前和滞后脉冲只能调整一步。如果接收符号接“0”或“1”，锁定时间会很长，使得同步建立时间和调整精度相互制约。尽管有这个缺点，但由于这种结构具有失锁后的自主调节功能，当符号消失或符号相位发生抖动时，同步脉冲不会有很大变化，仍然可以输出。在计划二中：主要是可以快速提取位同步脉冲并实时输出。另外，这种电路结构

18、需要节省硬件资源，相应的锁相误差小。该系统基于开环结构，具有开环结构比特同步提取电路的快速同步特性。如果输入没有大的相位抖动，输出时钟的相位可以实时反映输入符号的相位。并且具有判断输入符号脉冲边沿抖动的功能，因此还具有锁相环的适应性。从以上分析可以看出，当输入符号抖动，输出时钟与符号不对齐时，下一个符号的跳变沿会重新对齐。这种适应性比锁相环的适应性响应更快。在计划三中：FPGA硬件闭环电路编程存在灵活性不如软件、时序复杂、调试困难等缺点。从前面的分析可以看出，硬件开环位同步电路可以充分发挥FPGA高速数据处理能力的优势，有效降低调试难度，适用于同步设计FPGA片上系统。比特同步方案的应用实现了

19、无线数字接收中比特同步电路由软件模块向硬件模块的转变，大大提高了比特同步对高速数据接收的适应性，是无线短的比特同步项突发数据信号接收。提供了合适的硬件实现方案。计划选择基于实用性、硬件简单、对应的锁相误差小、易于编程和实现的特点，我选择了方案2单元模块设计各单元模块功能介绍及电路设计该系统由一个跳变沿捕捉模块、一个状态寄存器和一个可控计数器组成。整个系统原理图如图4所示，其中data_in为输入系统的串行信号，clock为串行频率为2N倍信元速率的高精度时钟信号，pulse_out为脉冲信号由系统产生的与输入串行信号的每个符号位同步的时钟，即位同步时钟。过渡边缘捕捉模块的设计一、模块的具体功能

20、转换边沿捕获模块的输入是整个输入 data_in 和时钟。当data_in发生跳变时，无论是上升沿还是下降沿，捕捉模块都会捕捉到该跳变并产生一个脉冲信号clear，反映输入信号跳变的时刻。 .然后以此为参考，可以有效提取输入串行信号的同步时钟。2.模块的具体实现（代码）模块 pcheckcapture (pcout,int0,pcclk);输入 pcclk,int0;输出pcout；注册 pctemp1,pctemp2;总是（posedge pcclk）开始pctemp1=int0;pctemp2=pctemp1;结尾分配 pcout=pctemp1pctemp2;端模块3.模块的实现效果（仿

21、真波形）图 6 过渡沿捕获模块电路 RTL 视图图7 过渡沿捕捉模块电路仿真图其中，Int0为串行输入信号，PCclk为输入系统的高精度时钟信号，该模块的输出Pcout对应图7中的清零信号，与状态寄存器模块的Psclr相连和可控计数器模块的clr。状态寄存器模块设计模块的具体功能状态寄存器有两个输入，分别连接到跳变沿捕捉模块的输出清零和可控计数器的输出pulse_out。当清零信号的上升沿到来时，该状态寄存器的输出k置1，然后pulse_out和k信号在自己的控制下，在pulse_out和k信号上产生一个脉冲后k置0 .这个k一般连接到可控计数器的控制端。模块的具体实现（代码）（输入信号 Ps

22、clr 来自跳变沿捕捉模块，另一个输入信号 Pss 来自可控计数器的输出 s ）模块 pchecksreg (psout,pss,psclr);输入pss；输入psclr；输出psout；电线温度；注册psout；分配 pstemp=(pss & psout);总是（posedge pstemp 或posedge psclr）开始如果 (psclr=1b1) psout=1;否则 psout=psout;结尾端模块模块的实现效果（仿真波形）图8 状态寄存器模块仿真图可控计数器模块设计模块的具体功能整个系统工作时，当输入信号data_in发生跳变时，跳变沿捕捉会捕捉到跳变并产生一个脉冲信号cle

23、ar，可以清除可控计数器的计数值，同时将状态的输出k寄存器置1并致到可控计数器，使计数器对模块N-2进行计数。计数满后，可输出脉冲信号pulse_out。一方面，这个信号可以作为整个系统的输出。位同步时钟信号，另一方面，它也连接到状态寄存器，在计数器完成N-2计数后控制其输出k变为0，并在没有清除脉冲信号时保持K为0，从而，可控计数器的模数保持在2N，直到输入信号data_in出现新的跳变沿并产生新的清除脉冲信号。从以上原理可以看出，当输入信号接“1”或“0”时，只要系统使用的时钟信号足够准确，就可以保证在所需的位同步时钟内输出一定时间，当输入信号发生跳变时，系统会捕捉跳变沿并根据这个同步时钟

24、输出位。模块的具体实现（代码）（三个输入信号k、clr、clk分别对应k、clear、clock，输出信号s对应pulse_out 。）模块 pcheckcounter (s,k,clr,clk);输入 k,clr,clk;输出 s;电线 k;注册；注册7:0cnt;参数 N=8b00000111;总是（posedge clk 或posedge clr）开始if(clr=1) 开始s=0；cnt=0;结尾否则开始如果（k=0）开始if(cnt=2*N-1) 开始cnt=0;s=1；结尾否则开始cnt=cnt+1;s=0；结尾结尾否则开始if(cnt=N-2) 开始cnt=0;s=1；结尾否则开

25、始cnt=cnt+1;s=0；结尾结尾结尾结尾端模块模块的实现效果（仿真波形，RTL视图）图9 清零判断N进制计数器模块电路RTL图图10 带清零判断的N进制计数器模块电路仿真图：整体电路模块设计模块的具体功能状态寄存器有两个输入，分别连接到跳变沿捕捉模块的输出清零和可控计数器的输出pulse_out。当清零信号的上升沿到来时，该状态寄存器的输出k置1，然后pulse_out和k信号在自己的控制下，在pulse_out和k信号上产生一个脉冲后k置0 .这个k一般连接到可控计数器的控制端。模块的具体实现（代码）模块 pchecktop (ptout,ptint,ptclk);输出点；输入ptin

26、t，ptclk；清线，k；注册输出；pcheckcapture a (clear,ptint,ptclk);pcheckcounter b (ptout,k,clear,ptclk);pchecksreg c (k,ptout, clear);端模块模块实现效果（仿真图，RTL视图）图 11 整体电路模块仿真波形图12 整体模块电路的RTL视图电源电路图 13 电源电路EPF10K10LC84-4的工作电压为5V，可直接由可调直流电压源的固定5V档位供电，或其他设置。电源电路如图 13 所示。有源晶振电路图 14 有源晶振电路采用有源晶振作为时钟信号源，有源晶振信号质量好，比较稳定，接法比较简

27、单。有源晶振电路如图 14 所示。JTAG下载电路图15 JTAG下载电路JTAG下载电路主要用于搭建连接软硬件的平台。 JTAG 下载电路如图 15 所示。FPGA器件选择ACEX 1K 设备Altera 的 ACEX 1K 系列是 2.5V 低成本 FPGA，集成度在 30,000 到数十万门之间。它基于查找表结构；它采用 0.18m、6 层 SRAM 工艺制造，带有金属连接，并具有嵌入式存储块。芯片功耗低。本设计采用ACEX1K EP1K10TC100_3器件，它有576个逻辑器件和3个嵌入式RAM块（每个块的容量为4KB）。该器件基于 SRAM，结合查找表 (LUT) 和嵌入式阵列块

28、(EAB) 提供高密度结构，可提供 10,000 到 100,000 个可用门，每个嵌入式阵列块增加到 16 位宽以实现双口，RAM位数增加到49125。其多电压引脚可以驱动2.5V、3.3V、5.0V器件，也可以由这些电压驱动；双向 I/O 引脚可以执行高达 250MHz 的频率。该器件还采用Altera的专利技术进行了重要的生产改进，进一步降低了器件成本，提高了产品的性价比。因此，ACEX 1K 器件可用于实现许多逻辑复杂、信息量大的系统。但在器件运行过程中，ACEX 1K系列器件的配置数据存储在SRAM单元中，由于SRAM的易变性，每次上电都必须将配置数据重新加载到SRAM中。配置设备选

29、择EPC2 具有 Flash 配置存储器，可用于配置 5.0V、3.3V 和 2.5V 器件。通过内置的 IEEE Std。 1149.1 JTAG 接口 EPC2 可以在 5.0V 和 3.3V 下执行在系统编程 (ISP)。系统编程后，传送 JTAG 配置指令来初始化 ACEX 1K 器件。 EPC2 的 ISP 功能使 ACEX 1K 设备的初始化和更新更加容易。使用 EPC2 配置 ACEX 1K 设备时，在配置设备的部分会出现上电复位延迟，最大值为 200ms。 Alterat 的 Quartus 和 MAX+PLUS 软件都支持配置器件的编程。在设计中，软件自动为每个配置设备生成

30、POF。系统调试调试环境本实验使用Quartus 7.2自带的仿真模块，采用分步调试。最后采用顶层文件的整体调试方法，实现设计的验证调试。仿真波形如下图 16波形仿真图硬件调试硬件配置电路图 17 ACEX 1K 设备与 EPC2 的连接EPC2 的 nCS 和 OE 管脚控制 DATA 输出管脚的三态缓冲器，使能 EPC2 的地址计数器和振荡器。 nCS 引脚控制配置器件的输出。当OE引脚接低电平时，无论nCS处于何种状态，地址计数器复位，DATA引脚输出高阻态。当OE引脚接高电平时，如果nCS保持高电平，则计数器停止计数，DATA引脚保持高阻状态；如果 nCS 接低电平，则计数器和 DAT

31、A 引脚正常工作。 EPC2 内容用户通过将 nINIT_CONF 引脚连接到 PLD 器件的 nCONFIG 引脚来初始化 PLD 器件的配置。 EPC2 的 DATA 引脚连接到 ACEX 1K 系列器件的 DATA0 或 DATA 引脚。 EPC2器件中存储的数据在自身时钟的控制下依次输出到DATA引脚，然后在控制信号的控制下输出到CPLD器件的DATA0或DATA引脚。 （图中虚线为多芯片级联时使用）硬件配置和调试DATA 输出管脚的三态缓冲器 HYPERLINK %20%20%20%20:/%20%20%20%20dzsc%20%20%20%20/product/searchfile

32、/4365.html t _blank ，使能 EPC2 的地址 HYPERLINK %20%20%20%20:/%20%20%20%20dzsc%20%20%20%20/product/searchfile/3037.html t _blank 计数器和振荡器。 nCS 引脚控制配置器件的输出。当OE引脚接低电平时，无论nCS处于何种状态，地址计数器复位，DATA引脚输出高阻态。当OE引脚接高电平时，如果nCS保持高电平，则计数器停止计数，DATA引脚保持高阻状态；如果 nCS 接低电平，则计数器和 DATA 引脚正常工作。 EPC2 内容用户通过将 nINIT_CONF 引脚连接到 PLD

33、 器件的 nCONFIG 引脚来初始化 PLD 器件的配置。 EPC2 的 DATA 引脚连接到 ACEX 1K 系列器件的 DATA0 或 DATA 引脚。 EPC2器件中存储的数据在自身时钟的控制下依次输出到DATA引脚，然后在控制信号的控制下输出到CPLD器件的DATA0或DATA引脚。当配置数据的大小超过一个EPC2的容量时，可以采用多条级联的方法。此时，器件的 nCASC 和 nCS 管脚用作器件之间的握手信号。当使用级联 EPC2 配置 ACEX 1K 设备时，EPC2 的操作与其在级联链中的位置有关。当级联链中的第一个主 EPC2 上电或复位，并且 nCS 引脚为低电平时，主 E

34、PC2 控制配置继续进行。在配置过程中，主 EPC2 将所有时钟脉冲提供给后续的从 EPC2 和 CPLD 设备，并将第一个数据流提供给 PLD 设备。当致主EPC2中的配置数据时，设备的nCASC管脚变为低电平，使第一个从EPC2的nCS管脚变为低电平，从而使从EPC2向外部致配置数据.当EPC2的每一片数据全部输出且nCASC管脚为低电平时，器件的DATA管脚设置为高阻态，避免与其他配置器件竞争。一旦所有配置数据都传输完毕，CPLD 器件的 CONF_DONE 引脚基于查找表将主 EPC2 的 nCS 引脚驱动为高电平，主 EPC2 器件将额外增加 16 个时钟周期来初始化 CPLD 器件

35、。然后主 EPC2 设备进入空闲状态。当需要增加额外的 EPC2 器件时，可将要增加的 EPC2 的 nCASC 管脚连接到级联链中从 EPC2 的 nCS，并将 DCLK、DATA 和 OE 管脚并联。系统能做什么运行过程中，输入信号发生跳变后，系统出现“1”与“0”的连接，或信号中断时，系统仍能输出位同步时钟脉冲，此后，只要输入信号恢复并出现新的跳变沿，系统仍可调整该位同步时钟脉冲输出并重新同步。本系统中输入时钟信号的频率相对于符号率越高，同步时钟的位置就越准确，当输入符号率发生变化时，只要改变本系统中的N值系统即可再次正常工作。整个系统工作时，当输入信号data_in发生跳变时，跳变沿捕

36、捉会捕捉到跳变并产生一个脉冲信号clear，可以清除可控计数器的计数值，同时将状态的输出k寄存器置1并致到可控计数器，使计数器对模块N-2进行计数。计数满后，可输出脉冲信号pulse_out。一方面，这个信号可以作为整个系统的输出。位同步时钟信号，另一方面，它也连接到状态寄存器，在计数器完成N-2计数后控制其输出k变为0，并在没有清除脉冲信号时保持K为0，从而，可控计数器的模数保持在2N，直到输入信号data_in出现新的跳变沿并产生新的清除脉冲信号。从上述原理可以看出，当输入信号接“1”或“0”时，只要系统使用的时钟信号足够准确，就可以保证在其内输出所需的位同步时钟一定时间，当输入信号发生跳变时，系统会捕捉跳变沿并根据这个同步时钟输出位。总结与经验本设计方案在Altera的ACEX 1K系列FPGA芯片EP C 2上实现。在Quartus II环境下，采用VHDL硬件描述语言和电路图输入的混合设计方法完成整个时钟提取电路的设计。实践证明，该方法能够以较少的FPGA资源达到比特同步的目的，并且具有较高的稳定性和可靠性。有很多方法可以实现位同步。本设计基于开环结构，具有开环结构比特同步提取电路的快速同步特性。如果输入没有大的相位抖动，输出时钟的相位可以实时反映输入符号的相位。由于具有判断输入符号脉冲边沿抖动的功能