静态扫描显示电路设计

1、-米3二拳秦皇岛分校NorthEastern University At QinHuangDao静态扫描显示电路设计专 业：自动化班级学号：5080学8姓 名：杜娟2010年12月10日一、设计实验目的：在MAX+plusll软件平台上，熟练运用VHDL语言，完成静态扫描显示电路的 VHDL语言编程、编译、综合、仿真，使用EDA实验箱，实现静态扫描显示电路 的硬件功能。二、设计实验说明及要求：1、静态扫描显示电路组成：计数潜、显示译码器、扫描电路组成。在静态 扫描显示电路中最关键的是如何在每一个数码管静态显示固定的数字，除此之 外，静态扫描显示电路需清零控制端启动控制端使静态扫描显示电路清零及

2、启 动。2、静态扫描显示电路要在七个数码管实现静态显示每位同学的班级学号显 示。3、能够完成清零、启动（可以使用键盘或拨码开关置数）功能。三、数字时钟组成及功能：1、计数器：用来产生实现数码管分配：2、扫描显示译码器：完成对7字段数码管显示的控制；四、系统硬件要求：1、时钟信号为10MHz；2、FPGA 芯片型号 EPM7128SLC84T5、EP1K30TC144-3 或 EP1K100QC208-3 （根 据实验箱上FPGA芯片具体选择）；3、8个7段扫描共阴级数码显示管；4、按键开关（清零、启动）；五、设计内容及步骤：1、设计思路：静态扫描显示电路的主要组成为：计数器、显示译码器、扫描电

3、路组成。 我的学号为5080628,需要七个数码管，所以用七进制计数器即可，计数器 从0到6循环计数。然后扫描电路根据每个时刻的计数器计数值，输出相应的数码管选择控 制，即sel2, sell, selO。从试验箱的一排数码管从最右端向第七个数码管 循环扫描。当扫描到一个数码管，根据此时需要输出的数值，利用显示译码器翻译 为相应的数码管显示编码即可，比方要sel= 000”时，要输出的数值是“110”，将“110”，翻译为“1111101”给sei选中的数码管显示出来即 可。除此之外，静态扫描显示电路需清零控制端、启动控制端使静态扫描显 示电路清零及启动。启动/关闭用CS表示，当CS为无效时，

4、和时钟信号相与，那么没有时钟输 入，输出端，使由于时钟停止，那么只是选择最左端的数码管, 输出的译码为“00000000”即什么都没有显示。当其无效时，正常显示，当其有效时，不管译码为 “0”，由于时钟还在扫描，现象即为七清零用clear表示， 多少，强制输出为当其无效时，正常显示，当其有效时，不管译码为 “0”，由于时钟还在扫描，现象即为七此为本程序设计的整体思路。时钟输入，上升沿有效 片选使能端，高电平有效 清零输入，高电平有效 数码管7段显示数据端口 数码管选择显示控制端口2、端口说明： scan CS clear inOm6时钟输入，上升沿有效 片选使能端，高电平有效 清零输入，高电平

5、有效 数码管7段显示数据端口 数码管选择显示控制端口3、源程序和注释：library ieee;use ieee. std_logic_l164. alluse ieee.std logic unsigned, allentity scan8 is一定义实体port (scan, cs, clear: in std_logic;一分别为时钟扫描入口,启动/关闭端口，清零端口sol :out std_logic_vector (2 down to 0);-八个数码管选择显示控制端口m:out std_logic_vector (6 down to 0);一数码管 7 段显示数据端口end sca

6、n8;architecture behave of scan8 is一结构体开始signal si: std_logic_vector (2 down to 0);一七进制计数器的数值signal bcd_out: std_logic_vector (3 down to 0);一八个数码管数据输入端口signal q: std_logic_vector (6 down to 0);一数码管显示数据的编码signal clk_scan:std_logic; 一接受扫描端口的信号constant nol_bcd: std_logic_vector:=/1000/，;constant no2_bcd

7、: std_logic_vector:=，0010，/;constant no3_bcd: std_logic_vector:=/，01;constant no4_bcd: std_logic_vector: =，0000，/;constant no5 bed:std logic vector:=1000；constant no6_bcd: std_logic_vector: =/0000，/;constant no7 bed:std logic vector:=0101；一 一七个数，分别为8260805,显示的时候会正常显示为5080628beginclk_scan=scan and cs

8、; 一当片选端口为高电平时，开始扫描process(elk scan)begin-七进制计数器if elk scan，event and elk scan=, T then-扫描时钟上升沿有效if slif sl=zl lOthen si=OOO;if sl=zl lOthen si=OOO;一记到六后，再来上升沿后，将 会复位为0else slbcd outbcd_ou t bcd outbcd_out=no4_bcd;when，100，=bcd outbcd_out=no6_bcd;一最右端的学号数字8-2一6-080-最左端的学号数字为5一最右端的学号数字8-2一6-080-最左端的学号

9、数字为5end case;end process;一数据选择进程结束码码码码码码码码码 译译译译译译译译译 码码码码码码码码码 译译译译译译译译译 IJ-!-iqq=0000110; 1 whenOO 10，=qqqq 烂 1101101 ； 5 whcrTOl 10=q= 1111101 ； 6 when0111 =q=0000111； 7 when 1000=q= 1111111 ； 8 when others=q=，0000000/;end case;end process;一进程结束sel T一当片选有效时，输出数码管的选择控制else一当片选无效时，让其选择最左面的一个数码管一由前面

10、的扫描电路和译码知，此时没有输 出m=q when(cs=，T and clear=，0,) else一当片选有效，清零无效时，正常输出，/01111H，/whcn(cs=，T and clear=，T ) else一当片选有效,清零有效 时一七个数码管输出为0“0000000；end behave; 一结构体结束4、仿真输出：MAX+pkn II - d:5080628srjnR - minS.scf - Wavrfonn F1itorqH Fte Edit vJgw tJate &$加 5蚓/ Options wjnctow、？公廖历母曰4国国盘吸盍塞凄呢里 qH Fte Edit vJg

11、w tJate &$加 5蚓/ Options wjnctow、？公廖历母曰4国国盘吸盍塞凄呢里 咬Start iQOOOnsF*T*VEnd. |l15u61 Interval: |350.0n5A3Name1*-scanAcs unclearI 250.0ns 500 0ns 750 0ns 10us 1.25us15us1 75us2.0us2 2SustrLRjLn rLn n h n rt n nJi n rLn nJm rLn nJnn1H6H6DH67 rYT7ErYX5)TYTYTYTYTXTX5) 1 12 XTYTYTYTYryT3(1) FPGA芯片引脚分配(以EP1K3

12、0TC144-3为例),scan125 引脚，CS67 引脚，clear69 引脚selO, sell, se1283,82,81 引脚,m0,m610195 引脚(2)外部硬件与FPGA的接线(以EP1K30TC144-3为例)，机箱时钟脉冲clkO一一125引脚，拨码开关D067引脚，拨码开关D169引脚，数码管显示接口 se!2, sell, selO81, 82, 83引脚，数码管数据接口 a, b, c, d, e, f, g101,10095引脚 6、硬件实现：(1)在MAX+plusII中编译通过，然后分配好引脚，仿真成功后。开始下载 硬件调试。一开始不太懂得下载，下了好几次都没

13、有成功，后来在老师和同学的 帮助下把程序下载到硬件，但是第一次的显示现象不好。八个数码管显示的是明 暗相间的乱码，经过仔细分析和检查，发现接数码管数据接口8133,&0,。2 全部接反了，然后马上改过来，隐约看出了学号，但是有些数码管的一些小段有 些暗，老师说是扫描太快，图示我试了别的时钟脉冲，发现第二个时钟的效果最 好，可以显示出很好的学号了。但是最高位应该是灭的，可是却显示是“8” , 后来才发现是自己编码的时候弄错了，应该是“0000000”即可使之灭掉。此时 显示状态稳定，我回到源程序加上了启动/关闭CS的端口，调试发现好用，但是 缺少清零的功能。(2)自己回到宿舍加上了 clear端

14、口，仿真效果理想。周日实验时，自己又下 载到硬件，结果理想，但是最高位在清零的时候会显示为零。周一实验时，自己 又改进了程序，将八进制计数器编程了七进制计数器，把第八个数码管扔掉，即 可在清零的时候不显示“0”，硬件验证效果理想，打到了设计要求，此时，得 到的就是最后的程序了。六、心得体会通过这次课程设计，我对EDA技术有了更进一步的熟悉，VHDL语言和C语言 等还是有很大的区别。VHDL是EDA技术的重要组成局部，其具有与具体硬件电 路无关和与设计平台无关的特性，并且具有良好的电路行为描述和系统描述的能 力，并在语言易读性和层次化，结构化设计方面，表现了强大的生命力和应用潜 力。其主要的也是最大的优点就在于设计者可以专心致力与其功能的实现，而不 需要对不影响功能的与工艺有关的因素花费过多时间和精力。一个简单的原理要 把应用及与其他功能综合起来就很困难。以前学习的时候，没有把各局部内容联 系起来，都是一些零散的，独立的。通过设计也巩固