常用的时序逻辑电路

1、常用的时序逻辑电路第1页，共75页，2022年，5月20日，5点53分，星期三5.3.1 寄存器移位寄存器寄存器单向移位寄存器双向移位寄存器寄存器的分类：第2页，共75页，2022年，5月20日，5点53分，星期三一、寄存器四个同步RS触发器构成 2.功能:74LS75真值表 输入 输出 CP D Q 保持 1 1 0 1 0 11.逻辑图1、中规模寄存器74LS75第3页，共75页，2022年，5月20日，5点53分，星期三2、中规模寄存器74LS175四个维持阻塞D触发器构成 2.功能:74LS175真值表 输入 输出R CP D Q 0 1 1 0 0 1 Q01.逻辑图第4页，共75页

2、，2022年，5月20日，5点53分，星期三3、中规模寄存器CC4076异步置0、输出三态控制、保持 2. CC4076功能: LDA+LDB=1 装入数据 LDA+LDB=0 保持 ENA=ENB=0 输出允许 ENA+ENB=1 高阻 RD=0 清01.逻辑图74LS75、74LS175、CC4076均为并行输入并行输出第5页，共75页，2022年，5月20日，5点53分，星期三二、移位寄存器假设4是低位寄存器，1是高位寄存器由D触发器的特性方程可知：在CP脉冲的作用下，低位触发器的状态送给高位，做高位的次态输出左移寄存器第6页，共75页，2022年，5月20日，5点53分，星期三欲存入数

3、码1011，1011采用串行输入，只有一个数据输入端？解决的办法：在 CP脉冲的作用下 ，依次送入数码左移寄存器：先送高位，后送低位右移寄存器：先送低位，后送高位由于该电路为一左移寄存器，数码输入顺序为：1011第7页，共75页，2022年，5月20日，5点53分，星期三CPQ4 Q3 Q2 Q1欲存入数码1011即D1D2D3D4= 101111(D1) 20(D2) 1(D1) 31(D3) 0(D2) 1(D1) 41(D4) 1(D3) 0(D2) 1(D1) 1011第8页，共75页，2022年，5月20日，5点53分，星期三CT74195功能表输入输出Q0 Q1 Q2 Q3 3Q

4、1 0 d0 d3 0 0 0 0 1 d0 d1 d2 d3 3d 1 0 1 Q00 Q10 Q20 Q30 30Q 1 1 0 1 Q0n Q0n Q1n Q2n n2Q 1 1 0 0 0 Q0n Q1n Q2n n2Q 1 1 1 1 1 Q0n Q1n Q2n n2Q 0 3R CP LDSH D0D J K 1 1 1 0 n0Q Q0n Q1n Q2n n2Q四位单向移位寄存器CT74195第9页，共75页，2022年，5月20日，5点53分，星期三四位单向移位寄存器CT741951. 清零：R=0时，输出为“0000”2 送数：R=1，SH/LD=0时，当CP 时，执行并行送

5、数3 右移：R=1，SH/LD=1时，CP 时，执行右移： Q0由JK决定, Q0Q1， Q1Q2 ，Q2Q3（二） 功能（一）逻辑符号第10页，共75页，2022年，5月20日，5点53分，星期三输入输出123 d0 d3 保持d0 d1 d2 d3Q QQ0n1n 2n 0 Q0n Q1n Q2nQQ Q1n 2n3n QQ Q1n 2n3n 0 R CP DSR D0 D3 MB MA DSL保持四位双向移位寄存器CT74194CT74194功能表注：0-最高位 . 3-最低位第11页，共75页，2022年，5月20日，5点53分，星期三1. 当R=0 时，异步清零 2.当MAMB时，并

6、行送数3. 当MAMB时，保持4. 当MA=1，MB=0时，右移且数据从DSR 端串行输入5. 当MA=0 、 MB=1 时，左移且数据从DSL 端串行输入三、四位双向移位寄存器CT74194（二） 功能（一）逻辑符号第12页，共75页，2022年，5月20日，5点53分，星期三5.4.2 计数器分类同步异步任意进制移位寄存器型用来计算输入脉冲数目第13页，共75页，2022年，5月20日，5点53分，星期三按触发器翻转方式：同步和异步计数器按编码方式：二进制、二十进制、循环码计数器等按数字增减：加法、减法和可逆计数器按计数容量：十进制、六十进制计数器等1、计数器的分类返回第14页，共75页，

7、2022年，5月20日，5点53分，星期三2、同步计数器一、同步二进制计数器同步二进制加法计数器同步二进制减法计数器同步二进制可逆计数器二、同步十进制计数器返回第15页，共75页，2022年，5月20日，5点53分，星期三一、同步二进制计数器原理：由二进制加法运算规则可知，在一个多位二进制数的末尾加1时，若其中第i位以下各位皆为1时，则第i位及以下各位均改变状态。例： 1 0 0 0 0 1 1 1 1 1 0 0 0 1 0 0 0 最低4位数都改变了状态，而高4位未改变。 1、同步二进制加法计数器第16页，共75页，2022年，5月20日，5点53分，星期三原理如果用T触发器构成同步计数器

8、时，则每次CP信号到达时，应使该翻转的那些触发器的输入控制端Ti1，不该翻转的Ti0；如果用T/触发器构成同步计数器时，则每次CP信号到达时只能加到该翻转的那些触发器的CP输入端上，而不能加到那些不该翻转的触发器。结论当计数器用T触发器构成时，第i位触发器输入端的逻辑式应为：Q0在每次输入计数脉冲时，都要翻转。第17页，共75页，2022年，5月20日，5点53分，星期三按照这一原理，即可设计一四位二进制同步加法计数器。各触发器的驱动方程：电路的输出方程：第18页，共75页，2022年，5月20日，5点53分，星期三电路的状态方程：将上式代入T触发器的特性方程得到电路的状态状态转换表及状态转换

9、图见教材P243，时序图为第19页，共75页，2022年，5月20日，5点53分，星期三由时序图可见也叫做分频器。Q3每输入16个计数脉冲，产生一个进位信号，所以又把这个电路叫做十六进制计数器。计数器容量：计数器能计到的最大数。在实际生产的芯片中，还附加了一些控制电路，以增加电路的功能和使用的灵活性。如74161返回第20页，共75页，2022年，5月20日，5点53分，星期三四位二进制同步计数器CT74161 四个主从J-K触发器构成D3 D0: 数据输入端（高低）C：进位端CP: 时钟输入，上升沿有效RD: 异步置零LD: 同步预置数控制端Q3 Q0:输出端，高位低位EP、ET：使能端，工

10、作状态控制，多片级联第21页，共75页，2022年，5月20日，5点53分，星期三四位二进制同步计数器CT74163 采用同步清零方式。 当R=0时，只有当CP 的上升沿来到时, 输出QDQCQBQA 才被全部清零1、外引线排列和CT74161相同2、置数，计数，保持等功能与CT74161相同3、清零功能与CT74161不同返回第22页，共75页，2022年，5月20日，5点53分，星期三一、同步二进制计数器原理：由二进制减法运算规则可知，在一个n位二进制数的末尾减1时，只有第i位以下各位皆为0时，再减1才能使触发器第i位翻转。例： 1 0 1 1 1 0 0 0 1 1 0 1 1 0 1

11、1 1 最低4位数都改变了状态，而高4位未改变。 2、同步二进制减法计数器第23页，共75页，2022年，5月20日，5点53分，星期三当计数器用T触发器构成时，第i位触发器输入端的逻辑式应为：结论Q0在每次输入计数脉冲时，都要翻转。根据上式接成的同步二进制减法计数器电路如图所示。同样，在实际生产的芯片中，还附加了一些控制电路，以增加电路的功能和使用的灵活性。如CC14526第24页，共75页，2022年，5月20日，5点53分，星期三如：74LS1913、同步二进制可逆计数器既能进行递增计数，又能进行递减计数一、同步二进制计数器返回C/B：进借位输出CPO：串行时钟输出端时序图特点：单时钟结

12、构双时钟结构：如74LS193第25页，共75页，2022年，5月20日，5点53分，星期三返回第26页，共75页，2022年，5月20日，5点53分，星期三四位二进制可逆计数器CT74193 输 入 输 出CPU CPD RLD A B C D QAQB QC QD 1 0 000 0 0 A B C D ABCD 1 0 1 加法计数 1 0 1 减法计数 1 1 0 1 保持 CT74193功能表 第27页，共75页，2022年，5月20日，5点53分，星期三四位二进制可逆计数器CT74193D A:高位低位CPU ，CPD :双时钟输入R: 异步清除,高电平有效LD: 异步预置,低电平

13、有效QD QA:高位低位（一）、逻辑符号加到最大值时产生进位信号QCC=0减到最大值时产生借位信号QDD=0返回第28页，共75页，2022年，5月20日，5点53分，星期三二、同步十进制计数器自阅教材P250255 同步十进制加法计数器74160，功能与74161相同，不同之处是74161是十六进制。 同步十进制可逆计数器74190，功能与74191相同，不同之处是74191是十六进制返回第29页，共75页，2022年，5月20日，5点53分，星期三3、异步计数器二、异步十进制计数器一、异步二进制计数器三、异步二十进制计数器第30页，共75页，2022年，5月20日，5点53分，星期三一、异

14、步二进制计数器（1）异步二进制加法计数器的构成方法方法：若使用下降沿动作的T 触发器，将低位触发器的Q端接至高位触发器的时钟输入端。用上沿触发的T触发器，将低位触发器的 端接至高位触发器的时钟输入端。第31页，共75页，2022年，5月20日，5点53分，星期三一、异步二进制计数器（2）异步二进制减法计数器的构成方法方法：若使用下降沿动作的T 触发器，将低位触发器的 端接至高位触发器的时钟输入端。用上沿触发的T触发器，将低位触发器的 Q 端接至高位触发器的时钟输入端。第32页，共75页，2022年，5月20日，5点53分，星期三异步二进制计数器的构成方法将低位触发器的 一个输出端接至高位触发器

15、的时钟输入端。用下降沿动作的T 触发器时，加法计数器以Q端为输出端；减法计数器以 端为输出端。用上沿触发的T触发器，加法计数器以 端为输出端；减法计数器以 Q端为输出端。目前常见的异步二进制加法计数器产品有：4位：74LS293、74LS393、74HC3937位：CC4024 12位：CC4040 14位：CC4060第33页，共75页，2022年，5月20日，5点53分，星期三二、异步十进制计数器构成思想：如何使4位二进制计数器在计数过程中跳过从1010到1111六个状态。优点：结构简单缺点：工作频率低；电路状态译码时存在竞争冒险现象。第34页，共75页，2022年，5月20日，5点53分

16、，星期三应用实例：74LS290第35页，共75页，2022年，5月20日，5点53分，星期三 输 入 输 出CP R0（1） R0（2） S9（1） S9（2） QA QB QC QD11 0 0 0 0 011 0 0 0 0 0 1 1 1 0 0 10 0 计 数 0 0 0 00 0 异步计数器CT74290第36页，共75页，2022年，5月20日，5点53分，星期三异步计数器CT74290(1) 触发器A：模2 CPA入QA出(2) 触发器B、C、D：模5异步计数器 CPB 入QD QB出CPA、CPB: 时钟输入端R01、R02: 直接清零端S91、S92 : 置9端QD QA

17、:高位低位 逻辑符号第37页，共75页，2022年，5月20日，5点53分，星期三1.直接清零：当R01=R02=1，S91、 S92有低电平时， 输出“0000”状态。与CP无关2.置9：当S91= S92= 1 时， 输出 1001 状态3.计数：当R01、R02及S91、S92有低电平时，且当有CP下降沿时，即可以实现计数 功能异步计数器CT74290在外部将QA和CPB连接构成8421BCD码计数器 CPA入QD QA出在外部将QD和CPA连接构成5421BCD码计数器 CPB入QA QD QC QB出第38页，共75页，2022年，5月20日，5点53分，星期三4、任意进制计数器的构

18、成方法（4）MN的情况（5）MN的情况假定已有N进制计数器，需要得到M进制计数器（1）同步预置法（2）反馈清零法（3）多次预置法第39页，共75页，2022年，5月20日，5点53分，星期三（三）CT74161/CT74163功能扩展 连接成任意模M 的计数器1、同步预置法2、反馈清零法3、多次预置法第40页，共75页，2022年，5月20日，5点53分，星期三态序表 计数 输 出N QD QC QB QA0 0 1 1 01 0 1 1 12 1 0 0 03 1 0 0 14 1 0 1 05 1 0 1 16 1 1 0 07 1 1 0 18 1 1 1 09 1 1 1 1例1:设计

19、M=10 计数器1.同步预置法方法一:采用后十种状态0110QCC=101100第41页，共75页，2022年，5月20日，5点53分，星期三态序表 计数 输 出N QD QC QB QA0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 1例1:设计M=10 计数器方法二:采用前十 种状态00001001000001.同步预置法仿 真第42页，共75页，2022年，5月20日，5点53分，星期三例2: 同步预置法设计 M=24 计数器00011000010000000

20、（24）10=（11000）2需 两 片初态为：0000 0001终态：00011000第43页，共75页，2022年，5月20日，5点53分，星期三态序表 N QD QC QB QA0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 110 1 0 1 011 1 0 1 112 1 1 0 0采用CT741612.反馈清零法例1: 分析图示电路的功能0000011第44页，共75页，2022年，5月20日，5点53分，星期三态序表 N QD QC QB QA0 0

21、0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 1采用CT74161例2: 组成模9计数器2.反馈清零法00000第45页，共75页，2022年，5月20日，5点53分，星期三例2: M=13 计数器态序表 N QD QC QB QA0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 110 1 0 1 011 1 0 1 112 1 1 0 0采用

22、CT74163000002.反馈清零法仿 真第46页，共75页，2022年，5月20日，5点53分，星期三M=10 计数器态序表 N QD QC QB QA0 0 0 0 03.多次预置法例1:分析电路功能2 0 1 0 13 0 1 1 04 0 1 1 15 1 0 0 07 1 1 0 18 1 1 1 09 1 1 1 11 0 1 0 06 1 1 0 0第47页，共75页，2022年，5月20日，5点53分，星期三 连接成任意模M 的计数器1、接成M16的计数器CT74193功能扩展四位二进制可逆计数器CT74193第48页，共75页，2022年，5月20日，5点53分，星期三态序

23、表 N QD QC QB QA0 0 1 1 01 0 1 1 12 1 0 0 03 1 0 0 14 1 0 1 05 1 0 1 16 1 1 0 07 1 1 0 18 1 1 1 09 1 1 1 1例1：用CT74193设计M=9 计数器方法一:采用异步预置、加法计数1、接成M16的计数器QCC=001100110第49页，共75页，2022年，5月20日，5点53分，星期三方法二:采用异步预置、减法计数态序表NQDQCQBQA01 0 0 111 0 0 020 1 1 130 1 1 040 1 0 150 1 0 060 0 1 170 0 1 080 0 0 190 0 0

24、 0QCB=010011001例1：用CT74193设计M=9 计数器1、接成M16的计数器1001110000000000第51页，共75页，2022年，5月20日，5点53分，星期三方法二:采用减法计数异步预置利用QCB端M = (147)10 =(10010011)21001110011001001例1:用CT74193设计M=147 计数器2、接成M16的计数器返回第52页，共75页，2022年，5月20日，5点53分，星期三例 1：采用CT74290 设计M=6计数器方法一：利用R端M=6 态序表 NQAQBQCQD00 0 0 011 0 0 020 1 0 031 1 0 040

25、 0 1 051 0 1 060 1 1 001100000第53页，共75页，2022年，5月20日，5点53分，星期三例 2：采用CT74290 设计M=7计数器M=7 态序表 NQAQBQC QD00 0 0 011 0 0 020 1 0 031 1 0 040 0 1 051 0 1 060 1 1 071 0 0 1方法二：利用S 端10010110第54页，共75页，2022年，5月20日，5点53分，星期三例 3：用CT74290 设计M=10计数器M=10 态序表 NQAQDQC QB00 0 0 010 0 0 120 0 1 030 0 1 140 1 0 051 0 0

26、 061 0 0 171 0 1 081 0 1 191 1 0 0要求：采用5421码计数第55页，共75页，2022年，5月20日，5点53分，星期三5、移位寄存器型计数器一、环型计数器二、扭环型计数器第56页，共75页，2022年，5月20日，5点53分，星期三例1：用CT1195构成M=4 的环形计数器 态序表 注意：1 电路除了有效计数循环外，还有五个无效循环2 不能自启动3 工作时首先在SH/LD加启动信号进行预置环形计数器第57页，共75页，2022年，5月20日，5点53分，星期三环形计数器设计1、连接方法：将移位寄存器的最后一级输出Q反馈到第一级的、K输入端2、判断触发器个数

27、：计数器的模为(n为移位寄存器的位数)第58页，共75页，2022年，5月20日，5点53分，星期三注意：1 电路除了有效计数循环外，还有一个无效循环2 不能自启动3 工作时首先在R加启动信号进行清零 态序表 Q0 Q1 Q2 Q 3 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1例1： M=8 的 扭环形计数器第59页，共75页，2022年，5月20日，5点53分，星期三扭环形计数器设计1、连接方法：将移位寄存器的最后一级输出Q经反相器后反馈到第一级的、K输入端2、判断触发器个数：计数器的模为2n (n为移位寄存

28、器的位数)第60页，共75页，2022年，5月20日，5点53分，星期三分频器第61页，共75页，2022年，5月20日，5点53分，星期三例 4：用CT74290 设计M=88计数器方法三：采用两片CT74290级联01第62页，共75页，2022年，5月20日，5点53分，星期三5.3.3 序列信号发生器一、计数器型序列码发生器二、反馈型序列码发生器最长线性序列码发生器按一定规则排列的周期性串行二进制码任意长度的序列码第63页，共75页，2022年，5月20日，5点53分，星期三一、计数器型序列码发生器（2）按要求设计组合输出电路计数器+组合输出电路1、电路组成2、设计过程（1）根据序列码

29、的长度S设计模S计数器，状态可以自定第64页，共75页，2022年，5月20日，5点53分，星期三第一步：设计计数器 1.序列长度S=12，设计一个模12计数器2.选用CT741613.采用同步预置法4.设定有效状态为 QDQCQBQA=010011110010一、计数器型序列码发生器第65页，共75页，2022年，5月20日，5点53分，星期三第二步：设计组合电路 QD QC QB QA Z 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 1 1 1

30、 1 1 0 1 1 1 1 1 01. 列出真值表2. 卡诺图化简3. 采用8输入数据选择器实现逻辑函数：一、计数器型序列码发生器D0=D1=D3=D5=0D2=D6=1D4=QA，D7=第66页，共75页，2022年，5月20日，5点53分，星期三ABCD0001111000011110D0D0D1D1D2D2D3D3D4D4D5D5D6D6D7D7若对应于的方格内 有0也有1，则应为1格对应的输入变量的积之和（此积之和式中只能含余下的变量）。八选一选择器实现函数：逻辑变量ABCD选ABC做地址输入，可的八选一选择器的卡诺图与函数的卡诺图比较，可确定相应的数据输入Di若对应于选择器卡诺图的方格内全为1，则此Di= 1；反之，若方格内全为0，则Di = 0。确定Di方法：对于函数卡诺图中QDQCQB-