实验一 1位全加器电路设计

1、图1-21 新建仿真文件对话框图1-22仿真编辑窗口选择【Edit】【End time】出现设置仿真时间长度对话框如图1-23所示，如可设为10us，单击OK结束设置图1-23 设置仿真时间长度对话框选择【Edit】【Grid Size】出现设置仿真网格对话框如图1-24所示，如可设为100ns，单击OK结束设置。图1-24设置仿真网格对话框在图1-22中Name下方空白区域右击出现操作菜单，选择Insert Node or Bus，弹出添加节点或总线对话框如图1-25所示， 图1-25添加节点或总线对话框选择Node Finder出现查找节点对话框如图1-26所示。在Filter栏中选择Pi

2、ns:all，在Look in栏中选择Fadder，点击List按钮。出现节点列表选择对话框如图1-27所示。点击中间全选按钮 再点击OK ，所示节点被加到波形编辑窗口如图1-28所示。图1-26 节点查找对话框图1-27 节点列表对话框图1-28添加节点后的波形编辑窗口分别选择节点ain,bin,cin，利用波形编辑按钮设置节点的输入波形如图1-29所示，并保存波形文件为fadder.vwf。图1-29节点输入波形设置选择【Assignments】【Setting】在弹出窗口的Category下单击Simultor setting，出现Simultor setting对话框，在Simulto

3、r input栏中设置仿真文件路径指向fadder.vwf如图1-30所示，单击OK结束设置。图1-30仿真波形设置选择【Processing】【Start simulation】或用快捷按钮进行波形仿真。仿真成功后，生成全加器的仿真波形如图1-31所示图1-31 全加器的仿真波形6、引脚锁定选择【Assignments】【Assignment Editor】在弹出的分配管脚对话窗口中的Category栏中Pin，在To栏中双击选择端口名称，在Location栏中输入相应的管脚，如图1-32所示。设置完成后保存，然后关闭该对话框。图1-32 分配管脚对话窗口选择【Assignments】【De

4、vice】，在出现的Device对话框中点击Device&Pin Options，出现Device&Pin Options对话框，选择Unused Pins标签将未使用管脚设置为高阻输入，如图1-33所示。图1-33 未使用管脚设置7、编程下载将fadder.bdf文件设置为顶层，重新进行全程编译，直至编译成功。用下载电缆将计算机与FPGA主板上JATG口连接，选择【Tools】【Programmer】或点击工具栏中的编程快捷按钮打开编程器窗口并自动打开配置文件fadder.sof，选中Program/Confiure，如图1-34所示。单击Start按钮开始进行下载配置，直至配置成功。8、观察实验结果实验任务二、全加器VHDL语言的输入方法。新建工程项目 （同上）新建半加器文本文件，并进行全程编译从【File】【New.】打开新建文件对话框如图1-35所示。选择Vhdl file按 OK 按钮建立文本设计文件。缺省名为Vhdl1.vhd如图1-36所示。输入VHDL文本文件如图1-37示，并保存名为hadder.vhd，将hadder.vhd文件设置为顶层，并进行编译。方法同上。新建VHDL文本文件，名为fadder.vhd，并