2011年-数字系统设计试题卷已看

1、诚信应考！数字系统设计试卷 注意事项2. 所形式：开（闭）1204. 三 大题，满分 100一简答题（24分（8 分（8 分（4）3. CPLD FPGA CPLD 诚信应考！数字系统设计试卷 注意事项2. 所形式：开（闭）1204. 三 大题，满分 100一简答题（24分（8 分（8 分（4）3. CPLD FPGA CPLD FPGA 主（8 分二. 分析题（23 分1xy（6分entitysig_varis a,b,c:instd_logic_vector(2downto0); y:out std_logic_vector(2 downto 0)end architecturebehof

2、sig_varsignalx:std_logic_vector(2downto0); 一二三四variabled:std_logic_vector(2downto0); endend 2根据给定variabled:std_logic_vector(2downto0); endend 2根据给定的A的波形，分别画出(a)、（b）和（c）程序的S1、S2和S3应的波形，其中S1S3IFA= 4END IF;IFA=5END IF;eger.(9IFA=4THEN ELSIFA=5THEN ENDIFA=4THEN END IF;3.要求转换下列程序。（8 分（1）将下列程序替换为 wait 语句。

3、（3 分sclk=1 andclkevent q=data; end if;end （2）将下列程序替换为 if 语句，请不要改变条件的顺序性。（5 分y=11whena(3)=1else 10whena(2)=1else 01whena(1)=100whena(0)=1else D VHDL （10分libraryuseentityD-FF port(D,Clock,Reset :in - Q,00whena(0)=1else D VHDL （10分libraryuseentityD-FF port(D,Clock,Reset :in - Q, Qbar:out-endentity arch

4、itecturesig ofD_FFsignal e:p0: s-if(Reset=0)-se-elsifrising_edge(Clock)se= Q= Qbar=not endend s-endarchitecture （43分1简述仿真测的基本架构（4 分；试用VHDL 语言编写文(Testbench)，要求 testbench 产生的时钟周期为 100ns；复位信号 0 电平有效，且起始时刻为0,100ns变为1（12）被测文件的实体如下所示ENTITYsin_genIS (q : : IN STD_LOGIC_VECTOR(7DOWNTOEND2统有三台分别称为2统有三台分别称为设备 12 和设备 3试用有限状态机(FSM)实现此 3 个设备请求共享资源的。请求信号 r1、r2、r3 分别代表上述 3 个设备的请求，认 号 g1、g2g3代表设备1、设备2和设备3得到共享资源备被分配给不同的优先级，设备1 的优先级最高，设备2 的优先级其次，设备 的优先级最低。因此，若多个设备同时发出请求信号，则 FSM 将把给提出请求设备中优先级最高的设备号试画出上述仲裁器的 ASM 图；(6 分上述状态机中，若设备1 和设备2 不断提出请求，则设备得到服务的机会，即使在空闲状态，不是设备 1