GaN-SiHEMT的电学特性测试和可靠性测

1、IGaN/Si HEMT的电学特性测试和可靠性测试摘要随着集成电路的发展，摩尔定律一直驱动着集成电路的基本单元， 即金属 -氧化物-半导体场效应管的等比例缩小。在等比例缩小中，我们必须把栅氧化 层的厚度减小为原来的1/x。在CMOS进步到45nm时代以后，传统的SiO2 栅介质的厚度将被需要缩减到相当薄的程度，这会使得SiO2层的栅泄漏电流在显著的量子隧穿效应影响下大到不可接受， 器件的可靠性也会成为一个相当 严重的问题。当厚度无法再减小时，为了提高栅电容，唯一的办法就是提高介 质的相对介电常数。本文选择HfO2高K栅介质作为研究对象，通过电学特性测试，即 C-V， I-V图谱分析，来阐释其栅

2、漏电流机制。同时综述了高 k栅介质可靠性的研究 现状，对恒压应力与恒流应力和高k击穿特性进行了探讨。我们的研究结果有 助于进一步了解HfO2栅介质的泄漏电流机制和 SILC效应的特征，为进一步 优化HfO2高K栅介质的制备工艺提供指导。同时发现高 K栅介质结构的 TDDB击穿不仅是应力电压极性依赖的，而且是应力电场依赖的。关键词：高k栅介质栅极漏电流HfO2击穿机制应力感应电流 iiiStudy on electrical property and reliability of HEMT onGaN/SiAbstractAlong with the development of integra

3、ted circuit, Moore s Law is driving the scaling down of the basic element of integrated circuit, which is called metal-oxide-semico nductor field effect tran sistor. I n the prin ciple of scali ng dowr, we have to reduce the thickness of gate oxide with a scale of 1/x at every tech no logy no de. Wi

4、th the continued scali ng-dow n of MOSFET, the thick ness of traditional SiO2 dielectrics have to be reduced to a very thin level, which dramatically in creases the leakage curre nt caused by qua ntum tunn eli ng. Mea nwhile, the reliability of gate dielectrics is also degraded. As it is not possibl

5、e to reduce the thick ness of gate oxide any more, we have to choose a dielectric with higher dielectric con sta nt in order to mai ntai n the gate capacita nee.Our researchesfocus on HfO2 dielectrics. We explain the mechanism of leakage curre nt through testi ng Electrical characteristic(C-V, I-V a

6、n alysis). The research status of high-k reliability is summarized in this article, while the con sta nt voltage stress, con sta nt curre nt stress and characteristics of high-k breakdow n will be con cluded. Our research can help to realize the leakage curre nt mecha nism and SILC effect of HfO2, f

7、urthermore it can offer us directi on on optimize the fabricati on process. Gen erally, it is reported that the TDDB characteristics of ultra-thin HfO2 gate dielectrics depends on polarity as well as electric field stre ngth of stresses.Keyword: high-k dielectric, leakage current, HfO 2, Breakdown M

8、echanism, SILC. V目录 TOC o 1-5 h z HYPERLINK l bookmark10 o Current Document 绪论1研究背景及意义1新型高k栅介质61.2.1栅氧化层厚度无法减薄的解决方案 61.2.2引入高介电常数介质的常规要求 71.2.3目前高k栅介质应用中存在的问题 8 HYPERLINK l bookmark14 o Current Document 高k栅介质电学特性研究 11相关实验原理及物理基础 11C-V测试原理112.1.2栅极泄漏电流机制 18高k栅介质电学特性测试 26HfO2栅介质的泄露电流机制 26HfO2栅介质层的SILC

9、效应34本章小结36 HYPERLINK l bookmark28 o Current Document 高k栅介质可靠性研究37可靠性研究理论基础373.1.1高K栅介质可靠性研究的理论基础 373.1.2高K栅介质可靠性测试结构和测试方法 40高K栅介质层击穿的物理机制 48HfO2栅介质时变击穿（TDDB）特性52HfO2栅介质TDDB的面积依赖性 52HfO2栅介质TDDB的电场依赖性 54本章小结56 HYPERLINK l bookmark36 o Current Document 结论57致谢错误！未定义书签。主要参考文献错误！未定义书签。外文资料翻译及原文 错误！未定义书签。

10、11号2S.-WSUEJLla.oooaooo-I.OOO.OOO-1绪论1.1研究背景及意义半导体工业的飞速发展是人们众所周知的，自从德州仪器的Jack Kilby在 1958年9月在锗上实现了第一块集成电路以来(大约与此同时，仙童半导体公 司的Robert Noyce用平面技术在硅上也实现了集成电路)，集成电路技术便以 令人难以置信的速度发展着，其规律基本符合众所周知的摩尔定律，即集成电 路上可容纳晶体管数目每十八个月就会增加一倍，如图1.1所示。根据该定律， 集成电路产业经历了从小规模 (SSI)、中规模(MSI)、大规模(LSI)、超大规模 (VLSI)、到现在的特大规模(ULSI)的

11、发展历程。1.000,000,0001100,000,000-Hll： -10.000 201 1iSSODate of introduction图1.1摩尔定律在集成电路发展中的体现微电子技术发展主要依赖于不断缩小器件的特征尺寸， 提高芯片的集成度 同时增加硅片面积。其中，器件尺寸的缩小是主要的途径之一。 器件尺寸的缩 小，一方面使器件性能提高，另一方面使单位面积上能够集成更多数量的晶体 管，从而使得单位功能电路的成本降低，使得集成电路产品的性价比显著提高， 这也是微电子技术发展的原动力。在我国，经济实力的持续增长也使得电子信息工业产值在工业生产总值的 比重越来越大。国家对于集成电路产业的发

12、展越来越关注。 在十二五规划“加 快发展高技术产业”部分中，都把大力发展集成电路产业和新型元器件被放在 第一部分阐述，这说明集成电路工业在我国未来发展中占有相当重要的地位。 我们可以说，21世纪是信息化的世纪，因此，与之有紧密联系的集成电路工 业也必将得到高速的发展。尽管我国半导体集成电路工业起步并不晚， 但从目前总体来看，我国集成 电路产业和发达国家相比还存在一定的差距和不足：1）产业规模小。2）工艺水平低，例如：封装水平还处于世界七十年代的水平， 然而近几年得到较多的重 视。3）创新能力弱，主导产品和技术依赖国外。4）配套基础薄弱，没有形成完 整的产业体系，这是导致我国集成电路产业相对较弱

13、的直接原因。现在，我国信息产业和网络系统建设所用的集成电路大部分依赖进口，由此形成的安全隐患已引起社会各界的广泛关注。另一方面，作为一个发展中大国，我国必须逐 步形成具有自主产权的信息技术关键产品，在世界新产业格局中争得一席之 地。目前，我国巨大的市场和国民经济的高速发展为我国集成电路发展提供了 难得的机遇，对集成电路企业一系列优惠政策的颁布和实施，也极大地促进了我国集成电路产业的发展。半导体工业发展的主要指标如表1.1所示。这些标识集成电路发展趋势的表1.1集成电路发展的各项性能指标发展趋势（指标）标示和应用集成度单位芯片的功能容量成本单元功能的成本费用速度微处理器的时钟频率功耗便携式电脑和

14、蜂窝电话的性能要求压缩度小型，轻型类产品功能性非易失性存储器性能指标，都是借助集成电路最小特征尺寸的减小而取得突破的，所以集成度的提高是最重要的指标。集成度的提高在近二十年的时间里，一直遵循着著名 的摩尔定律，即芯片上的器件数每 18个月增加一倍，器件的特征尺寸大约每 三年缩小倍。就CMOS而言，目前的微电子工艺水平已经进入0.15-0.13卩m的技术时代，硅片的直径达 200-300mm。据预测，21世纪上半叶，电子技术 仍将继续按照摩尔定律高速发展。以集成电路三个标志量（存储容量、速度、 数据传输速度）而言，21世纪的微电子技术将从目前的3G逐步发展到3T（即存 储容量由G位发展到T位、集

15、成电路器件的速度从 GHz发展到THz、数据传 输速率由Gbps发展到Tbps）。如此迅速的发展使得CMOS集成电路的集成度不断提升，运算速度不断 提高，成本也随之不断降低。但是，随之而来的各种可靠性问题也困扰着器件工程师们集成度的提高所导致的必然结果是半导体器件的特征尺寸不断减小，表1.2具体说明了等比例缩小的各项要求。具体数值已经从上世纪的十几微米锐 减到最近已经投入商业生产的 32nm。在32nm工艺节点下，工业生产要求栅 氧化层的等效厚度EOT（在保持栅电容值不变的条件下，以相对介电常数为3.9 的SiO2作为标准得到的栅介质层厚度）小于3nm,如仍采用传统的SiO2作为栅 氧化层介质

16、，电子的直接隧穿效应和栅介质层所承受的电场将变得很大，由此引发了诸多可靠性问题。这些问题包括栅极漏电流强度的持续增大；超薄栅氧化层的击穿；超薄栅氧化层的隧穿电流对器件和电路性能造成的负面影响；多晶硅栅的耗尽和反型层电容引起的器件性能退化等。这些问题都严重阻碍了 MOS器件的进一步发展，同时也意味着传统的二氧化硅介质已经达到了使用 的物理极限。表1.2 MOS器件等比例缩小规律器件参数电路参数名称变化数值名称变化数值沟道长度1/K源漏电流1/K沟道宽度1/K连线电阻K源漏结深1/K开启电压1/K电源电压1/K功耗延迟乘积1/K3栅介质厚度1/K线响应时间1衬底浓度K归一化电压降K另一方面，栅氧化

17、层厚度的减小也同时造成了栅漏电流的增加。对微电子器件来说，通过栅氧化层的漏电流应当尽可能小，通常在台式机或笔记本电脑 的应用中，漏电流的上限分别为 1.0A/cm2、1.Ox10-3A/cm2。根据半导体工业 协会(SIA)的预测，当CMOS技术发展到栅长小于70nm时，SiO?的厚度需要 小于1.5nm。公式(1-1)是超薄栅极氧化层中漏电流与栅极氧化层厚度的关系：(1-1)上式中，I是栅极漏电流，m*是电子在SiO2中的电子有效质量，Ec。是SiO2和衬底价带的能带失配，t是栅介质的厚度。举例来说，当栅压为1V时,图1.2 栅漏电流预测曲线栅极漏电流密度将从栅介质厚度为 3.5nm的时候的

18、10-11A/cm2陡增到1.5nm 时候的10A/cm2,即当栅极氧化层的厚度减小大约一倍时，漏电流增大了12个数量级。栅极漏电流的增大造成了晶体管静态功耗的增加，对晶体管的集成、散热以及寿命都造成了严重的影响。图1.2是ITRS(国际半导体技术蓝图)预测的栅极漏电流曲线。1.2新型高k栅介质1.2.1栅氧化层厚度无法减薄的解决方案为了解决SiO2栅氧化层厚度面临物理极限的问题，我们回过头来看为什 么要减薄栅氧化层这个问题。从 MOSFET晶体管的角度看，栅氧化层厚的减 薄是为了维持栅电容的等比例缩小。栅电容的计算公式如式(1-2)中所示：(1-2) 式中为真空介电常数，A为截面面积，t为氧

19、化层厚度。为栅介质层的相介电 常数(在这里是SiO2的相对介电常数)。从式(1-2)中我们可以看出，A随着l/k 减小。因此，为了维持栅电容 C按照l/k2等比例缩小，如果继续使用 SiO2为 栅介质(即保持k不变)，我们必须把栅氧化层的厚度减小为原来的1/k。从式(1-2)可以看出，当栅氧化层厚度t无法再减小时，为了提升栅电容 C 的数值，唯一的方法就是提高介质的相对介电常数。这就要求我们舍弃50年来一直在使用的SiO2栅氧化层，转而使用相对介电常数更加高的材料，即高 介电常数(High-k)介质。通常，我们需要定义一个等效氧化层厚度参数，来衡量高k栅介质的特性即为了得到相同的栅电容，对应于

20、用SiO2作为栅介质时的理论厚度，因此等氧化层厚度(EOT):(1-3)采用High-k材料作为栅介质来替代传统的 SiO2,这样可以在保持等效厚度不变的条件下，增加介质层的物理厚度，以避免栅极漏电流的急剧增大。1.2.2引入高介电常数介质的常规要求一直以来，集成电路的栅氧化层都选择热生长的SiO2（或者SiON），这是因此SiO2在硅基集成电路的应用中有无与伦比的优势。这些特点包括SiO2与Si之间的界面接近完美，具有很好的机械性能、热力学和化学稳定性，以及 优异的电绝缘特性。参照SiO2/Si系统的优越性，High-k介质要取代SiO2，必 须满足以下几个方面的要求：1）具有高介电常数。这

21、是引入高介电常数介质的初衷，高的介电常数，使得 在保持相同EOT条件下栅氧化层的物理厚度就变大，这可以有效控制 MOSFET的栅极漏电流，并降低电路的静态功耗。2）跟Si衬底有足够的导带失配和价带失配。High-k栅介质层漏电流的大小 除了与介质层厚度有关外，与材料本身的能带结构关系也十分密切。栅极漏电流随着导带失配和价带失配的缩减而呈指数级别上升，因此，通常认 为，栅介质与Si衬底之间的导带失配和价带失配都需要在I.OeV以上，这样才能有效的抑制电子热发射或是隧穿通过能量势垒，以降低栅极漏电流。因此，为了获得较低的漏电流，需要找一种栅介质，使得其相对Si衬底有比较大的导带失配和价带失配。3）

22、High-k介质必须有足够的抗结晶能力。对于多晶态的栅介质来说，栅极B杂质沿着晶介的扩散，以及电子沿着晶界运动导致的栅极漏电流都会严重影响整个MOS器件的性能和可靠性。High-k介质必须与衬底有足够的热稳定性。由于Si的化学性质比较活泼，因此，大多数High-k金属氧化物材料和Si接触的界面都不稳定。它们和 Si发生反应形成低阻的硅化物，SiO2及其硅酸盐界面层会严重影响High-k/Si的界面品质，造成漏电流和街面态密度的增大，同时还影响整个 MOS结构的等效电学厚度。High-k/Si之间必须有类似Si02/Si之间的界面特性。栅介质内及其与 Si界面之间存在的大量固定电荷和界面缺陷态除

23、了会使平带电压偏移、C-V特性曲线畸变，还会使 MOSFET中的表面迁移率退化。以上特性都是 MOSFET器件的关键特性，必须得到解决。由于等比例缩小的关系，传统的多晶硅栅已经不能满足目前MOS晶体管对栅极的要求。因此，在先进的 MOS器件工艺中，在High-k介质上，需 要有两种金属栅，使其功函数跟硅基衬底的导带或者价带的能量差在O.leV范围内。目前对于初淀积金属栅的功函数满足上述条件已有解决方 案。但是这些金属栅的功函数在CMOS的热预算过程中都会发生或多或少的功函数漂移，这也是 High-k介质应用中的一大难题。1.2.3目前高k栅介质应用中存在的问题1) High-k组分与介电常数，

24、热稳定性和禁带宽度的综合考虑由于二元氧化物(除A12O3)本身无论在热稳定性，还是介质质量方面都无 法满足MOS晶体管栅介质的需要。因此，通常的High-k栅介质都是复合介质， 在这种情况下，组分与介电常数，热稳定性和禁带宽度的综合考虑就变得尤其重要：在许多的研究报告中，都报道了制备的High-k介质在热稳定性、介电常数、或者禁带宽度的某个方面或者几个方面能够满足现代集成电路的要求， 但是综合考虑所有方面的因素，界定合理的组分，无论是从加工工艺还是组分 与性能的对应上都极具难度。High-k/Si结构的界面品质的提高根据High-k介质/Si结构在32nm及以下的CMOS技术代的要求，需要保

25、证等效氧化层厚度在0.8nm以下的时候，同时具有低的隧穿漏电流(相同EOT 厚度下，低于多晶Si/SiON结构的1000倍以上)，以及低的界面态密度(1011eV-1cm-2)。以HfO2基High-k介质为例，通常提高High-k/Si结构界面特 性的方法，都是以通过牺牲介质的相对介电常数来实现的。然而，这个方法限制了介质进一步的等比例缩小，如何保证栅介质相对介电常数的同时又提高其 与Si的界面品质对工艺以及材料提出了严峻的要求。新型金属栅在High-k介质上的功函数漂移的问题在标准的MOS器件工艺中，需要两种金属栅使其功函数跟硅基衬底的导 带或者价带的能量差在0.1eV范围内。目前对于初淀

26、积金属栅的功函数满足上 述条件己有解决方案。但是这些金属栅的功函数在CMOS的源漏激活的高温过程中会发生功函数的漂移，造成MOS晶体管开启电压的上升。从目前来看， 这是影响High-k介质应用于MOSFET的关键原因之一。High-k介质造成的衬底迁移率退化的问题图1.3中的是各种影响MOS结构衬底迁移率的因素。在图中，表面粗糙 度，界面陷阱，界面偶极子以及远程库伦散射这三个因素在SiO2/Si结构中也存在，但是这些因素在 High-k/Si界面对衬底迁移率的影响更大。除此之外,Aj; Oor re la CJekb Iigti wh图1.3 MOS结构中影响衬底沟道迁移率的因素远程声子散射和

27、结晶造成的相分离对沟道迁移率的退化是High-k/Si结构中新出现的。为了克服迁移率退化的问题，常常通过往 High-k介质中掺杂SiO2的 方法，但是这个方法会造成介质相对介电常数的降低。 因此，如何克服沟道迁 移率在High-k/Si结构中退化的冋题是引入 High-k介质必须克服的冋题之一。2高k栅介质电学特性研究2.1相关实验原理及物理基础2.1.1 C-V测试原理首先考虑理想的MIS结构。理想的MIS结构（如图2.1所示，图中Vg为 加在金属上的电压，Co是氧化层的电容，而Cs是半导体层电容，cb是氧化层 的厚度。）是指金属栅与半导体具有同样的的功函数，绝缘层为理想绝缘层，图2.1

28、理想MIS结构电阻率为无穷大且不存在体电荷，绝缘层与Si的界面是理想界面，不存在界面电荷。这种情形下，当外加栅电压为0时，能带保持平直；而且在任何状态 下能够存在于MIS结构中的电荷，只是半导体中的电荷和邻近绝缘体的金属 表面上与之数值相等而符号相反的电荷；而且在直流偏置下不存在通过绝缘体 的载流子输运。当理想的 MIS结构加正或者负的偏压时，在半导体表面可存 在三种基本情况即积累、耗尽和反型。当半导体为p型时，在金属片上加负电 压(V0）时，能带向下弯曲，多数载流子耗尽。当施加的正电压 比较大的时候，能带向下的弯曲量就比较大，以至本征能级与费米能级在近表 面处相交。这时，表面区的电子（少数载

29、流子）数大于空穴数，从而引起半导体 表面反型。而对n型半导体也可以得到类似的结果，但是电压的极性却正好相 反。MIS结构的C-V特性表示在图2.2中。12但是，实际的MIS结构由于有 界面陷阱电荷，氧化物电荷，功函数差及外界等因素的影响而偏离理想MIS结构的C-V特性。1）界面陷阱电荷的影响在Si-Si02界面处，位于硅禁带内的能级俘获或发射电子（或空穴）引起的电 荷就是界面陷阱电荷 Qit，如图2.3所示。这些能级是由界面处的晶格失配、田可动电辄化层陷阱电、+*+固定祗化层电荷田 田 田 田 田 由枫化腐界面陥哄电荷半导体图2.3氧化层及其与硅界面的电荷分布悬挂（不完全）健、硅表面吸附的杂质

30、原子、辐射或其它类似于化学健断裂过 程中产生的缺陷引起的。这种电荷会引起器件性能退化，它是一种最重要的氧 化层电荷，这种类型的电荷又叫表面态或界面态电荷。界面陷阶密度Dit如公式2.1所示：（2.1）Dit增加会引起MOS晶体管闲值电压不稳定和载流子表面迁移率低， 而迁移率 低又会引起器件跨导降低。这里以 P型半导体为衬底时的情况为例，实际曲 线有时会出现扭曲，即曲线的斜率会变小（与理想C-V曲线相比），如图2.4所 示。由于界面陷阱电荷的数量与表面能带的弯曲（表面势）程度有关。因此曲线冊电压（V ）图2.4 界面陷阱对高频 MOS C-V曲线的影响。曲线 A为没有陷阱电荷的理想 C-V曲线，

31、曲线B是陷阱为类施主时的曲线，曲线C是陷阱为类受主时的曲线扭曲或斜率的降低主要是由于 SiO2/Si界面处的界面陷阱电荷 Qit引起从图中 可以看到，类施主界面陷阱（正电荷）将使C-V曲线向左拉（曲线B）.由于积累区 的所有界面陷阱都是类施主态的正电荷，而在反型区，正电荷数量则减少至最小值，因此积累区的C-V曲线向负方向的漂移量最大，而在反型区则几乎没 有漂移。如果类界面陷阱是受主态，则陷阱电荷Qit为负值，正的电压增量将使C-V曲线向右漂移（曲线C），这是由于表面势或外加电压改变引起的界面陷 阱空态和填充态总量随费米势在禁带中的变化而变化造成的。2）氧化物电荷的影响氧化物电荷包括固定氧化物电

32、荷 Qf、氧化层陷阱电荷Qot和可动离子电荷 Qm。如图2.3所示，固定氧化物电荷Qf是指位于Si-Si02界面附近2.5nm范围 内不可移动的电荷，不能在硅表面势的很宽的变化范围内充放电，它的密度不大受氧化层厚度或者硅中的杂质类型的影响，它通常是正的，其数值与氧化和退火条件以及硅晶向有关。在界面处存在正或负的Qf时，高频C-V沿电压轴的移动可以从图2.5中看出。电压移动是相对于 Qf=0时的理想C-V曲线得到 的。对于n型和p型衬底，正的Qf使C-V曲线相对于理想C-V曲线向更负的 栅偏压值移动，而负的Qf使C-V曲线向更正的栅偏压移动。可动离子在绝缘 层中分布的变化造成了 MIS结构特性曲

33、线沿电压轴发生漂移，漂移量的大小 与可动离子的数量及其在绝缘层中的分布情况有关（图2.6）。氧化层陷阱电荷 也可以引起MIS结构的C-V曲线的移动。13这些氧化层陷阱与氧化层中的缺 陷有关。氧化层陷阱通常是电中性的，将电子或者空穴引入氧化物内可以使氧 化物陷阱带电，从而引起 MIS结构的C-V特性的变化。(a)图2.5固定氧化物电荷对 MIS结构C-V特性的影响及相应能带结构，（a）、（b）分别对应n型、p型半导体离子电荷Qm是由于MOS器件在清洗、氧化及传送过程中引入氧化层的Na+或其它碱金属离子引起的电荷。这些离子在氧化层中移动的很慢，且它们 的运动强烈地依赖于外加电场（约IMVcm-1）

34、和温度（30-400E ）。正电压将可动 离子推向界面，负电压则将它们拉向栅极方向。 离子漂移后，改变了氧化层中 的电荷分布，从而引起平带电压或 MOSFET的阈值电压漂移，严重时可能会造成器件失效vG/v图2.6 可动离子对 MIS结构的C-V特性的影响功函数差的影响当功函数差中不为零时实际的 C-V特性就要从理想的C-V曲线移动一定量如公式(2.2)所示：(2.2)式中Qo是氧化物电荷，Ci是氧化层单位电容，Vfb是平带电压偏移。功 函数差的对MIS结构的C-V特性的影响见图2.7。另外，外界因素如温度、光照、电离辐照和热载流子注入都能强烈影响MIS结构的C-V特性。图2.7 功函数差对M

35、IS结构的C-V特性的影响2.1.2栅极泄漏电流机制在我们对实验中Hf02介质层的电学性能进行分析之前，首先对介质中可 能存在的漏电流机制进行必要的了解，以便于我们在实验结果的基础上来充分 认识支配Hf02介质泄漏电流的主要机制。当氧化层的电场强度达到一定程度即临界击穿电压时，将会引起氧化层的击穿。在传统的栅介质Si02中，击穿时的电场为6106V/cm左右。在强电场下 引起的碰撞电离产生大量高能量电子，这些电子被称为热电子，热电子可以越过栅介质Si02的禁带(9eV)进入导带。大量电子进入导带破坏了 Si02的绝缘性， 这就是所谓的绝缘介质本征击穿。对于传统的栅介质，本征击穿是栅极漏电流产生

36、的主要机理。但是对于超薄的栅氧化层，在达到本征击穿电场强度前，会 由于量子隧穿效应使一些电子越过氧化层的势垒， 形成隧穿电流，而氧化层中 存在的缺陷增加了电荷穿越氧化层的途径。 所以，栅极漏电流的组成成分将变 得非常复杂，其数量级也将增大到影响器件正常工作的地步。一般的固体材料中可能存在的电流机制如表2.1所示。主要的泄漏电流机制包括直接隧穿(Tunneling)，肖特基发射(Schottky Emission)，F-P发射 (Frenkel-Poole Emission), F-N 隧穿(Fow1er-Nordheim Tunneling)，空间电荷限 制电流(Space-Charge Li

37、mited Current)欧姆电流(Ohmic Current)以及离子电流 (lonie Conduction)。其中肖特基发射是指穿越金属-绝缘体界面或绝缘体-半导 体界面的热离子发射引起载流子输运。F-N发射是由于陷阱中电子经场增强热 激发进入导带引起的。而隧穿发射(包括直接隧穿和F-N隧穿)是电子在电场的 驱动下，利用量子隧穿机制穿过绝缘体进入到硅导带(绝缘体导带)或相反而引 起。隧穿发射与外电压有最强烈的关系而基本与温度无关。空间电荷限制电流是因载流子注入到无补偿电荷的绝缘体而引起的。因为没有相对应的电荷，注 入绝缘层的载流子不会发生复合。欧姆电流是在低电压和高2.1固体非金属材料

38、中可能存在的电流机制体内岀现界面出现离子导电(Ionic Conduction )肖特基发射(Schottky Emission )隧穿(Tunneling)场发射(Field Emission )体掺杂杂质导电(Bulk Doping )接触式光激发(Contact Photoexcitation )光激发(Photoexcitation )F-N 隧穿(Fowler-Nordheim Tunneling )陷阱能级导电(Frenkel-Poole)空间电荷限制电流(Space-Charge-Limited )跃迁导电(Hopping Conduction )温下，热激电子从一个孤立态跳动下

39、一个孤立态而产生的， 它的大小与温度呈 指数关系。离子导电电流类似于扩散过程，由带电离子在偏压下在绝缘层的运 动引起.对于特定的绝缘体，在一定的温度和电压范围内，每种导电过程均可 能起主导作用，各种过程也有一定的关联。 通过分析漏电流的电压和温度依 赖特征，可以了解介质中主导的漏电流机制。 不同机制下的电流与电压及温度 关系分别如下。直接隧穿 公式(2.3)中，A为常数，tdiel是栅介质层的物理厚度，Vdiel为加在介质层上的 电压，B为电子从栅极渡越到硅衬底所需跨越的势垒高度。这种电流机制和 介质层的厚度存在着密切的关系。在tdiei3nm的情况下，一般直接隧穿电流 可以忽略。肖特基发射

40、式中A*为等效理查德松常数；为电子发生肖特基发射时需要翻越的金属-绝缘 层或者绝缘层-半导体之间的势垒高度。从式子中可以看出，肖特基发射随温 度的升高和场强的增大而增强，而温度的影响更为显著。其电流发射与势垒依 赖关系如图2.8所示。Al丿Si/图2.8 肖特基发射电流机制3) F-P发射如图2.9所示，这种经由介质层内部的陷阱而完成的泄漏电流与电子发射的陷阱深有很大关系，同时两者呈指数反比关系，见公式2.5。一般来说，高电场下更容易形成明显的F-P发射电流。(2.5)图2.9 F-P发射电流机制4) F-N隧穿F-N隧穿与直接隧穿有所不同，它是是借助高电场使电子从栅极跃迁到氧化层的导带。高电

41、场可以缩减此种隧穿的有效厚度，如图2.10所示。这样便增大泄了漏电流密度(2.10)ObFowler-Nordheim tunneli ng:VGate曲势垒高度Efm金属费米能级 Efs，半导体费米能级dOx氧化层厚度d/N 陡道宽度VGate栅电压图2.10 F-N 隧穿电流机制5）空间电荷限制电流从公式2.11可以看出，这种电流和外电压的平方成正比，而当绝缘层厚度较 大时候，它的值也会大大减小。(2.11)6）离子导电(2.12)式(2.12)中的Eac为电子激活能，加电场期间，由于离子不易注入绝缘体或 从绝缘体抽取而使直流离子电导率减少。在起始电流流过以后，正负空间电荷将在金属-绝缘体

42、界面和半导体-绝缘体界面建立起来，使电势分布发生畸变。 外电场撤去后，仍然留下比较强的内电场使其中的一些离子流回它们的平衡位 置，这样产生滞后效应。由于离子数目得不到补充，此种电流会随着时间而减 弱。至此我们对HfO2泄漏电流的机制进行了分析和讨论，从前面提到的几种 常见的栅漏电流机制出发，用已知的实验数据进行拟合，分析和对比，可以定 性地了解支配HfO2栅漏电流的主要电流类型。19根据上述电流理论，我们可以得到不同电流机制支配下的对应I-V关系，如表2.2所示。我们把实验所得数据分别带入这些表达式，得到形如Y=Ax+B的关系，然后分别以式中的自变量和函数为横、 纵坐标绘图，通过曲线是否大 致

43、符合线性函数关系，并结合电流发挥作用的通常条件，来判断各种电流机制 的作用大小。而这整个的分析过程必须要在与前面的理论相结合的前提下来进 行的。表2.2 HfO2介质MIS电容不同泄漏电流机制支配的对应I-V关系电流机制I-V关系简化式直接隧穿肖特基发射F-P发射F-N隧穿空间限制电流离子导电2.2高k栅介质电学特性测试2.2.1 HfO2栅介质的泄露电流机制在我们的实验中用的是探针台和Keithley公司的C-V测试设备，该仪器有以下几个组件：Keithley 590 CV Analyzer （590CV 分析仪）Keithley 5951 Remote In put Coupler （59

44、51 输入耦合器）Keithley 4200-SCS CV Meter （4200-SCS 型半导体特性分析系统 ）Keithley 230 Programmable Voltage Source（230可编程电压源）这套设备采用图形操作接口，界面非常友好，还提供了一整套用于提取参 数的库文件，可以提取包括掺杂浓度、功函数差、有效氧化层电荷、可动离子浓度以及电子空穴对的产生速度和寿命在内的许多参数。用户还可以自己增加公式和修改已有的公式及常数。但是Ke1thley公司的C-V测试设备对漏电流的要求比较高，一般漏电流达到纳安量级后测得的数据就不太可靠，可重复性也很低。实验中分别采用电阻率为5.0

45、10的P-Si（100）衬底，其掺杂浓度为 21015cm-3。Si衬底在装入淀积室之前，首先进行表面化学清洁处理，具体清洗 过程为，先将硅衬底在热的 H2S04： H2O2（1: 4）溶液中煮10min,以去除硅片 表面的金属离子和其他杂质，然后用去离子水充分冲洗后，在稀释的HF溶液 （HF: H2O=1： 20）中浸泡20s，以去除表面的自然氧化层，用去离子水充分冲洗并用N2吹干后，立即装入溅射系统中做 Pt电极和高K栅介质的生长，对 背电极Pt作了 900度快速退火处理，这样可以使 Pt电极再结晶，使Pt/Si界 面平整，减小漏电流。为了抑制淀积过程中HfO2栅介质与Si衬底间的界面反

46、应，整个溅射过程在室温下进行，在A2/02混合气体中利用反应磁控溅射的方 法在Si衬底上淀积HfO2介质层。为了改善栅介质的电学特性，随后对 HfO2 介质层退火处理，然后样品被转移到另一个系统，利用磁控溅射方法淀积Al电极，淀积时采用掩模板形成上电极图形。淀积后我们对电极作了合金处理， 这样使电极/HfO2形成良好接触以减小漏电流。面积分别是100100m2、25050 pm。实验中我们算出膜的等效氧化物厚度(EOT)是由下式给出的其中ox为氧化物的介电常数，A为我们所测电容的面积，而 Cmax是测得的积 累区电容。我们通过这种方法算出来氧化物等效厚度的值比实际的氧化物厚度 要大，这是因为我

47、们通过这个公式给出的厚度包括了积累层和反型层的厚度在 里面。从几种常见的绝缘层泄漏电流输运机制研究发现，HfO2栅介质中泄漏电流的电流电压关系与直接隧穿、欧姆输运电流和空间电荷限制电流等电流机 制并不符合。直接隧穿与氧化层厚度有密切的关系。对于SiO2，介质，厚度小于2nm时直接隧穿现象较为明显。我们所做的样品等效氧化层厚度为3.27nm(图3.1),而由于HfO2，的介电常数比SiO2大，因而氧化层的实际厚度 更大，因此直接隧穿不是 HfO2栅介质的泄漏电流的主要机制。对于欧姆输运电流，泄漏电流应该满足，并且 lV在正负栅压下应有相同的抖率；对于空 间电荷限制电流，应有lV2，同样IV2，在

48、正负栅压下应有相同的料率，而 实际情况并不是这样。样品的IV曲线的电流极小值并不出现在电压为零的 位置，这是离子输运电流的重要特征。300 no o o o o O5 0 5 0 52 2 11(Id)QJoLIEloedaJo EOT 二3 一 27门 mLTI0.5050.0Voltage (V)图3.1 样品高频C-V特性曲线F-N隧穿是一种电场辅助的隧穿机制，一般在电场较强时较为明显，我们对样品的电流-电压关系（见图3.2）用F-N随穿机制进行拟合，如果泄漏电流的主要输运机制是F-N隧穿，则其电流电压关系应该满足。而实际结果显示无论是栅注入还是衬底注入情况下，由于拟合的与曲线负的斜率，

49、因此F-N随穿电流无论在栅注入或衬底注入情况下都不是HfO2栅介质漏电流的主要输运机制（见图3.3）.1E-3. fresh1E-41E-5r1E-6.1E-71E-8-2 -1 0 1 2Voltage (V)图3.2 样品I-V特性曲线Frenkel-Poole发射和Schottky发射都属于热电子发射，两者的泄漏电流对 电压的依赖关系比较相近。这两种电流输运机制的物理区别在于，Fren kel-Poole发射是一种受陷阱辅 助的发射机制，受激发的是陷阱中的电荷，而Schottky发射中受激发的是半导体导带能级中的电荷。因此Frenkel-Poole发射的电流密度与陷阶的密度有很大关系。界

50、面态密度的变化和氧化层中缺陷态数目的增减会在很大程度上影 响Frenkel-Poole发射的电流的大小。F-N Analysis1-27-28-20 *10 0图3.3 样品的关系曲线根据Frenke-Poole发射的电流公式，如果泄漏电流由 Frenkel-Poole发射 导致，那么，应该满足正比例关系。我们将 P-Si衬底上制作的MOS电容样品 在电子衬底注入（正栅压）情形下的关系进行了考察。从图 3.4中可以看到未加 应力情况下不满足正比例关系，所以我们的样品的电流传输机制与 Frenkel-Poole发射不符合。另一方面，根据Schottky发射的电流公式，如果泄 漏电流主要由Scho

51、ttky发射所致，那么满足正比例关系。从图3.5中可以看到未加应力情况下满足正比例关系，所以衬底注入下泄漏电流的变化规律与 Schottky发射符合的较好。因此可以判断，当栅压为正偏压，电子从衬底注入 时，HfO2栅介质的泄漏电流主要由Schottky发射机制引起，而F-P发射电流 在此时并不占主导地位。这说明对于P-Si(100)衬底，在HfO2/Si界面处界面态 密度较低，影响正偏压下栅泄漏电流的因素是HfO2/Si之间的势垒高度、栅电场强度和温度。-21-21-Stress=-4V Time=1000s Fresh-22-23-(a/v)(a/_)5-24-25-25-27+0.0Sub

52、strate Injectionro1.5严(V)图3.4 衬底注入条件下样品关系曲线同样，实验中对电子栅注入(负栅压)情形下的电流电压关系也进行了考 察。从图3.6和图3.7中可以看到未加应力情况下和基本满足正比例关系，所以表明在电子栅注入(负栅压)情形下，电流电压关系与F-P发射和Schottky 发射都基本符合。因此负偏压下的栅泄漏电流是这两种电流机制共同作用的结 果。这说明对于P-Si(100)衬底，栅电极与HfO2,介质层之间的界面存在较高 的界面态密度，从而使得Frenkel-Poole发射机制成为导致栅泄漏电流的机制之一。换言之，栅与HfO2栅介质之间的势垒高度、-19-19-2

53、0-21-22-22-23 -23-24-25-26-26Substrate Injection-27-I-0.00.51.01.5V12 (V)-272 5图3.5衬底注入条件下样品关系曲线6 3 0 2 4112 2 2 _i (w )w_)5Fresh Stress=-4V Time=lOOOsGate Injection-16-18-30图3.6栅注入条件下样品关系曲线FreshStress=-4V Time 1 OOOsGate Ijrj cction-26-28J _ | | |-0 20.00.20.40.8V1/3 (V)1.618图3.7栅注入条件下样品关系曲线栅电场强度、栅

54、氧化层界面态密度及其在能带中的分布都会影响负偏压下的栅 泄漏电流。222 HfO2栅介质层的SILC效应SILC(Stress In duced Leakage Curre nt)是指在介质层上施加一定时间的电 场应力后引起的泄漏电流效应。通常，SILC效应与介质膜中或界面处产生新 的陷阱相关。样品施加-4V的恒压应力后，可以很清晰的看到SILC效应(见图 3.8、3.9)。说明随着施加电压的时间增加电流变大。9说明随着施加电压的时 间增加电流变大。HfO2栅介质在恒压应力作用后，漏电流增大，但增加幅度 不大。从图3.8、3.9中还可以看到不同面积的 HfO2介质样品在恒压 Vg=-4V 的应

55、力作用下I-V曲线的变化情况，从图中可以看到，面积对 SILC的影响很-Fresh -200S 600S1000S100*100Vs = -4V(pe silicon substrate well图4.1 用于栅介质可靠性测试的栅氧化层电容测试结构的横截面图的不同极性造成的。对于n型衬底MOS电容而言，电子从衬底注入，经过衬 底/介质层界面注入到介质层；而对于 p型衬底MOS电容，电子从栅极注入， 经过栅/介质层界面注入到介质层。相比较而言，硅衬底/介质层界面比栅/介质 层界面的质量好。通常可以通过提高工艺条件的清洁度，改善栅/介质层界面质量，从而提高p型衬底MOS电容的击穿电荷。18栅氧化层

56、电容的可靠性测试通常施加衬底积累状态的应力，而在实际电路应用中，在MOSFET上所施加的偏压使得衬底处于反型，因此，有时也使用 反型偏压来研究栅介质的可靠性。若在栅氧化层电容结构上施加衬底反型偏压n*poly SiOxide应力，一定要避免出现深耗尽现象，防止深耗尽会分压一部分栅电压，使氧化 层中的电场不易控制。为了避免硅的深耗尽，一般采取图4.2中的保护环结构， 该保护环的掺杂类型和衬底相反，和衬底连接，在反型应力条件下可以向反型 层提供电荷。StressCMeasurementEquipmentEquipmentr71n+ Sip Si图4.2 防止测试时出现深耗尽现象的测试结构剖面图图4

57、.3是用于栅介质本征测量的双多晶硅夹层结构，即为多晶硅/介质层/多晶硅（双多晶硅）电容。该结构主要是考察双多晶硅之间的介质层质量，相对 于栅氧化层测试结构来说，不具有研究器件应用的普遍意义。双多晶硅夹层测 试结构的介质层可靠性结果与施加应力的极性有关。由于多晶硅栅电极的多晶硅耗尽效应的存在，目前，高K栅介质的栅氧化层电容测试结构的栅电极大多是金属栅电极。本文就采用的金属栅电极 /高 K栅介质的栅介质层结构的栅氧化层电容结构研究栅氧化层的可靠性， 测量方 法是采用对p型衬底的MOS电容施加负的电压应力，即为栅注入情况。Poly Si layer 2Fob Si lavei 1* , *Conta

58、ct to poly Si layer?: Contact topol)Si layer 1r fS10I?Silicon substrateS_ -S图4.3 栅介质可靠性测量的双多晶硅夹层结构i liiterpoly oxide2恒压应力和恒流应力测试栅介质层的可靠性的测试过程中通常使用增加电场或者提高温度来加速测量过程，并通过线性外推的方法预言在正常工作情况下的寿命。这种加速手 段被称为应力，包括电压应力，电流应力和温度应力等。栅介质薄膜可靠性应力测量方法包括恒压应力(CVS: Constant VoltageStress),恒流应力(Constant Current Stress，上升

59、电压应力(RVS: Ramped V)ltageStress),动态电压应力(Dynamic Voltage Stress)和指数上升电流应力 (ERCS: Exponentially Ramped Current Stress)其中，最常用的恒压应力测试和恒流应 力测试方法。1)恒压应力(CVS: Constant Voltage Stress)恒压应力测试是在栅介质层两端施加恒定应力，通过恒定电压应力测定加 速电场下的击穿时间，从而线性外推得到正常工作电压下的寿命。 恒压应力测 试使用的电场范围是 312MV/cm。在恒压应力测试过程中，当测量电流突然增加几个数量级和/或者到达一个事先给定

60、的击穿电流Ileak,那么就认为栅介质层发生了击穿现象(如图4.4Time s图4.4 MOS 电容在电场9.65MV/cm的恒定电压应力下的l-t 图所示)，发生电流跳变的时刻即为该电压应力下的击穿时间。此外，通过两个临近时刻的电流比值I （I是相对电流变化量，定义为：I =ln/ln-1）的突然上升或 者下降来判断能够更好的表征击穿现象的发生。I*的大小依赖于氧化层缺陷电 荷特性和外部测量参数。恒定电压应力测试，通常采用击穿时间tBD测量结果来评定栅介质的质量。如图4.5所示，tBD依赖于电场，温度以及氧化层厚度。击穿时间随着电 场的降低而增加，而随着温度增加而下降。在相同的恒定电场应力下