EDA技术课后参考答案(陈炳权-曾庆立)

1、 . .答案由个人做出，可能有不全或错误之处，欢迎大家批评指正。第一章1.EDA 的英文全称及其中文含义是什么？答：EDA 是 Electronic Design Automation，其中文含义是“电子设计自动化”。2.什么叫 EDA 技术？简述 EDA 技术的发展历程。答：EDA 技术有狭义和广义之分，狭义 EDA 技术就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、

2、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，或称为IES/ASIC 自动设计技术。3.简述用 EDA 技术设计电路的设计流程。答 EDA 设计流程包括：设计准备、设计输入、设计处理、设计校验、器件编程、器件测试和设计验证。4.什么叫”综合”和”网表文件”?答: (A)在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。(1)从自然语言转换到 VHDL 语言算法表示，即 自然语言综合。(2)从算法表示转换到寄存器 传输级(RegisterTransport

3、 Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从 RTL 级表示转换到逻 辑门(包括触发器 )的表示，即逻辑综合。 (4)从逻辑门表示转换到版图表示 (ASIC 设计)，或转换到FPGA 的配置网表 文件，可称为版图综合或结构综合。 综合在电子设计自动化中处于核心地位。(B)网表文件是描述电路的连接关系的文件，一般以文本文件的形式存在。英文为netlist file 格式有 cdl, spice, aucdl.等5. 从使用的角度来讲，EDA 技术主要包括几个方面的内容？这几个方面在整个电子系统的设计中分别起什么作用?答: EDA 技术的学习主要应掌握 4 个方面的内容：

4、 大规模可编程逻辑器件； 硬件描述语言； 软件开发工具； 实验开发系统。. .v . .6.目前流行的主流厂家的 EDA 的软件工具有哪些？比较这些 EDA 软件的差异。答: （1）目前比较流行的主流厂家的 EDA 的软件工具有 Altera 的 MAX+plus II、QuartusII 、Lattice 的 ispEXPERT、Xilinx 的 Foundation Series。（2）Max+plus II 是 A1tera 公司推出的一个使用非常广泛的 EDA 软件工具，它支持原理图、VHDL 和 Verilog 语言的文本文件，以及波形图与 EDIF 等格式的文件作为设计输入，并支持

5、这些文件的任意混合设计。它具有门级仿真器，可以进行功能仿真和时序仿真，能够产生精确的仿真结果。在适配之后，Max+plus II 生成供时序仿真用的 Edif、VHDL 和Verilog 3 种不同格式的网表文件。Max+plus II 界面友好，使用便捷，被誉为业界最易学易用的 EDA 软件，并支持主流的第三方 EDA 工具，支持除 APEx20K 系列之外的所有 A1tera公司的 FPGACPLD 大规模逻辑器件。Quartus II 是 A1tera 公司新近推出的 EDA 软件工具，其设计工具完全支持 VHDL 和Verilog 的设计流程，其内部嵌有 VHDL、Verilog 逻辑

6、综合器。第三方的综合工具，如Leonardo Spectrum、Synplify pro 和 FPGA Compiler II 有着更好的综合效果，QuartusII 可以直接调用这些第三方工具，因此通常建议使用这些工具来完成 VHDL/Verilog 源程序的综合。同样，Quartus II 具备仿真功能，也支持第三方的仿真工具，如 Modelsim。此外，Quartus II 为 A1tera DSP 开发包进行系统模型设计提供了集成综合环境，它与MATLAB和 DSP Builder 结合可以进行基于 FPGA 的 DSP 系统开发，是 DSP 硬件系统实现的关键EDA 工具。Quart

7、us II 还可与 SOPC Builder 结合，实现 SOPC 系统开发。ispExPERT 是 Lattice 公司的主要集成环境。通过它可以进行 VHDL、Verilog 及 ABEL 语言的设计输入、综合、适配、仿真和在系统下载。ispExPERT 是目前流行的 EDA 软件中最容易掌握的设计工具之一，它界面友好、操作方便、功能强大，并与第三方EDA 工具兼容良好。Foundation Series 是 Xilinx 公司较成熟的集成开发 EDA 工具。它采用自动化的、完整的集成设计环境。 Foundation 项目管理器集成 Xilinx 实现工具，并包含了强大的书馆Synopsy

8、s FPGA Express 综合系统，是业界最强大的 EDA 设计工具之一。7. 简要阐述 EDA 技术的发展趋势和应用领域答：从目前的 EDA 技术来看，其发展趋势是政府重视、使用普及、应用文泛、工具多样、软件功能强大。EDA 的范畴包括：机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有 EDA 的应用。第二章 VHDL 硬件描述语言1、简述实体(ENTITY)、结构体（ARCHITECTURE）与原理图的关系。答：结构来说 实体就是原理图的外观，结构体中的具体程序就是原理图中的具体实现。2、子程序调用与元件例化有何区别，函数与过程在具体使用上有何不同。答：从硬件角

9、度讲，一个子程序的调用类似于一个元件模块的例化，VHDL 综合器为子程序的每一次调用都生成一个电路逻辑块。所不同的是，元件的例化将产生一个新的设计层次，. .v . .而子程序调用只对应于当前层次的一部分。函数和过程的不同在于：函数只有一个输出，只能通过函数体内的 RETURN 语句来实现，函数体内不能有信号赋值语句；而过程却可以有不止一个输出，而且是通过过程体内的信号赋值语句或者变量赋值语句来实现的，过程体内的 RETURN 语句没有用处，因此不少过程都将其省略了。函数的调用只能通过表达式来实现，过程的调用则是通过过程调用语句来实现的。3、什么是重载函数？重载算符有何用处？如何调用重载算符函

10、数。答：（1）什么是重载函数? 根据操作对象变换处理功能。（2）重载算符有何用处? 用于两个不同类型的操作数据自动转换成同种数据类型，并进行运算处理。（3）如何调用重载算符函数?采用隐式方式调用，无需事先声明。4、在 VHDL 程序中配置有何用处？答：配置可以把特定的结构体关联到一个确定的实体，正如配置一词本身的含义一样。配置语句就是用来为较大的系统设计提供管理和工程组织的。配置也是 VHDL 设计实体中的一个基本单元，在综合或仿真中，可以利用配置语句为确定整个设计提供许多有用信息。总之用于设置 VHDL 的工作参数以及工作模式。配置用来选择实体的多个结构体的哪一个被使用。5. 嵌套 BLOC

11、K 的可视性规则是什么？以嵌套 BLOCK 的语句方式设计三个并列的 3 输入或门。答：BLOCK 是 VHD 中具有的一种划分机制，这种机制允许设计者合理地将一个模块分为数个区域，在每个块都能对其局部信号、数据类型和常量加以描述和定义。任何能在结构体的说明部分进行说明的对象都能在 BLOCK 说明部分中进行说明。相关参考代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY triple_input ISPORT (A :IN STD_LOGIC;B :IN STD_LOGIC;C

12、:IN STD_LOGIC;OUTA :OUT STD_LOGIC);END triple_input;ARCHITECTURE ADO OF triple_input ISBEGIN. .v . .OUTA= A AND B AND C;END ADO;6.简述函数与过程的异同点，过程与进程的异同点。答：子程序有两种类型，即过程（PROCEDURE)和函数（FUNCTION)。函数和过程都是串行的。它们的区别在于：过程的调用可以通过其界面获得多个返回值，而函数只能返回一个值；在函数入口中，所有参数都是输入参数，而过程有输入参数、输出参数和双向参数；过程一般被看作一种语句结构，而函数通常是表达

13、式的一部分；过程可以单独存在，而函数通常作为语句的一部分调用。过程和进程的相同点：只能使用顺序语句，可以单独存在。不同点：过程不能像进程那样可以从本结构体的其他块或进程结构中直接读取信号值或者信号赋值。7、判断下列 VHDL 标识符是否合法，如果不合法则指出原因：16#0FA#，10#12F#，8#789#，8#356#，2#0101010#，74HC245，74HC574，CLR/RESET，IN 4/SCLK，D100%。答：识符用法规定：（1）只能包含英文字母，数字，下划线（2）标识符的首字符只能是字母。故：（1）16#0FA#错在首字符是数字，且包含非法字符“#“。 10#12F#、8

14、#789#，8#356#，2#0101010#，74HC245 也是犯同一错误。（2）74HC574,CLR/RESET,IN4/SCLK,D100%都是非法,包含非法字符.8、讨论数据对象信号与变量间的异同处，说明它们的使用对所形成的硬件结构有何影响。答：在 VHDL 中，对象是指用来保持数据的一些客体单元。信号跟变量是VHDL 中的重要客体。信号是指在设计实体中数据交换的一种手段，采用信号对象可以把设计实体连接在一起形成模块。在硬件电路中代表一条硬件连线，有时信号会被综合成一个寄存器。变量主要是对暂时数据进行局部存储，它是一个局部量。信号与变量在使用前都必需先声明后使用，否则会产生编译错误

15、。信号可以 architecture、package、entitiy 中声明，是全局量可以在全局使用。变量可以 process、function、procedure中声明，也只能在 process、function、procedur 中使用不是全局变量。他们之间的主要区别有：信号赋值至少要有 延时；而变量赋值没有。信号除当前值外有许多相关的信息，如历史信息和投影波形；而变量只有当前值。进程对信号敏感而不对变量敏感。信号可以是多个进程的全局信号；而变量只在定义他们的顺序域可见（共享变量除外）。信号是硬件中连线的抽象描述，他们的功能是保存变化的数据值和连接子元件，信号在元件的端口连接元件。变量在硬

16、件中没有类似的对应关系，他们用于硬件特性的高层次建模所需要的计算中。. .v . .从综合后所对应的硬件电路结构来看，信号一般将对应更多的硬件结构，但在许多情况下，信号和变量并没有什么区别。例如在满足一定条件的进程中，综合后它们都能引入寄存器。这时它们都具有能够接受赋值这一重要的共性，而 VHDL 综合器并不理会它们在接受赋值时存在的延时特性。9. 运算符重载函数通常要调用转换函数，以便能够利用已有的数据类型。下面给出一个新的数据类型 AGE，并且下面的转换函数已经实现：function CONV_INTEGER(ARG:AGE)return INTEGER；请仿照本章中的例子，利用此函数编写

17、一个“+”运算符重载函数，支持下面的运算：SIGNAL a，c : AGE；.c B 时， E=1；当 A b) thenX =1;Y =0;Z =0;elsif(a b) then. .v . .X =0;Y =1;Z =0;ELSEX =0;Y =0;Z =1;end if;end process;end behave;11. 在 VHDL 编程中，为什么应尽可能使用子类型对类型的取值范围给予限定。答：由于子类型与其基本数据类型属同一数据类型，因此属于子类型的和属于基本数据 类型的数据对象间的赋值和被赋值可以直接进行，不必进行数据类型的转换。利用子类型定义数据对象的好处是，除了使程序提高可

18、读性和易处理外，其实质性的好处还在于有利于提高综合的优化效率，这是因为综合器可以根据子类型所设的约束范围，有效地推知参与综合的寄存器的最合适的数目。12、判断下面 3 例 VHDL 程序中是否有错误，若有错误则指出错误原因：程序 1Signal A, EN : std_logic;Process (A, EN)Variable B : std_logic;Beginif EN = 1 thenB = A;end if;end process;. .v . .程序 2Architecture one of sample isvariable a, b, c : integer;beginc =

19、a + b;end;程序 3library ieee;use ieee.std_logic_1164.all;entity mux21 isport ( a, b : in std_logic;sel : in std_logic;c : out std_logic;);end sam2;architecture one of mux21 isbeginif sel = 0 then c := a;else c := b;end if;end two;答：程序 1： 将“B=A”改成“B:=A”程序 2：-将“c=a+b”改成“c:=a+b”. .v . .程 序 3 ： 将 “;)” 改 成

20、 “)” 将 “sam2” 改 成 “entity mux21” 增 加“process(a,b,sel) beginif sel= 0 then c:=a; else c:=b; end if; -应改成“if sel= 0then c=a; else c=b; end if;” 增 加 “end process;” 将 “two” 改 成“architecture one”13、分别用 CASE 语句和 IF 设计 3-8 译码器。答：CASE 语句：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY decoder38 ISPORT (EN:I

21、N STD_LOGIC;A0,A1,A2:IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END ENTITY decoder38;ARCHITECTUR bhv OF decoder38 ISSIGNAL S:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINSYYYYYYYYNULL;END CASE;END IF;END PROCESS;END ARCHITECTURE bhv;. .v . .IF 语句：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY decoder38 I

22、SPORT (EN:IN STD_LOGIC;A0,A1,A2:IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END ENTITY decoder38;ARCHITECTUR bhv OF decoder38 ISBEGINPROCESS (EN,A2,A1,A0)BEGINIF (EN=1) THENIF(A2=0) THENIF(A1=0) THENIF(A0=0) THENY=00000001;ELSEY=00000010;ELSIF(A1=1) THENIF(A0=0) THENY=00000100;ELSEY=00001000;END

23、 IF;END IF;ELSIF(A2=1) THENIF(A1=0) THENIF(A0=0) THENY=00010000;ELSEY=00100000;END IF;ELSIF(A1=1) THENIF(A0=0) THENY=01000000;ELSEY=10000000;END IF;END IF;END IF;END IF;END PROCESS;. .v . .END ARCHITECTURE bhv;library ieee;use ieee.std_logic_1164.all;entity sss isport (a: in std_logic_vector(2 downt

24、o 0);cout:out std_logic_vector(7 downto 0);end ;architecture one of sss isbeginprocess(a)beginif a=000 then cout =11111110;elsif a=001 then cout =11111101;elsif a=010 then cout =11111011;elsif a=011 then cout =11110111;elsif a=100 then cout =11101111;elsif a=101 then cout =11011111;elsif a=110 then

25、cout =10111111;elsif a=111 then cout x,b=y,ci=tmp,su=sum,co=cout);u2:df port map(d=cout,cl=clock,q1=tmp);end architecture one;-底层文件 1：D 触发器library ieee;use ieee.std_logic_1164.all;entity df isport (d,cl:in std_logic;q1:out std_logic);end;architecture two of df issignal qq:std_logic;. .v . .beginproc

26、ess(cl,qq)beginif cl event and cl=1then qq=d;end if;end process;q1a,b1=b,cou=d,so=e);u2:h_adder port map(a1=e,b1=ci,cou=f,so=su);u3:or2a port map(a1=d,b1=f,c=co);end architecture three;-底层文件 2-1：半加器library ieee;use ieee.std_logic_1164.all;entity h_adder isport (a1,b1:in std_logic;so,cou:out std_logi

27、c);end;architecture four of h_adder isbeginso=not(a1 xor(not b1);cou=a1 and b1;end architecture four;-底层文件 2-2：或门. .v . .library ieee;use ieee.std_logic_1164.all;entity or2a isport (a1,b1:in std_logic;c:out std_logic);end;architecture five of or2a isbeginc=a1 or b1;end architecture five;16. 设计 5 位可变

28、模数计数器。设计要求：令输入信号M1 和 M0 控制计数模，即令(M1，M0)=(0，0)时为模 19 加法计数器，(M1，M0)=(0，1)时为模 4 计数器，(M1，M0) =(1，0) 为模 10 加法计数器，(M1，M0)=(1，1)时为模 6 计数器。答：Entity mod_cal isPort(M1,M0:in bit;Count:out std_logic_vector(4 downto 0);Clk:in std_logic);End entity;Architecture behav of mod_cal isSignal count1:std_logic_vector(4

29、 downto 0);Begin. .v . .Process(clk,M1,M0)Variable sel is bit_vector(1 downto 0);BeginSel:=M1&M0;If clkevent and clk=1thenCount1if Count1=”10011”then Count1if Count1=”00100”then Count1if Count1=”01010”then Count1if Count1=”00110”then Count1=”00000”;End if;End case;End if;End process;Count=count1;End

30、 behav;17. 什么是 VHDL 结构体的行为描述风格，叙述行为描述的优缺点。. .v . .答：如果 VHDL 的结构体只描述了所希望电路的功能或者说电路行为，而没有直接指明或涉及实现这些行为的硬件结构，包括硬件特性、连线方式、逻辑行为方式，则称为行为风格的描述或行为描述。优点：抽象程度最高，最能体现VHDL 描述高层次结构和系统的能力。缺点：只表示输入与输出间转换的行为，它不包含任何结构信息。18结构化描述与调用子程序有何异同点，VHDL 程序中是如何进行结构化描述的？结构化描述需要哪些语句？答：略19. 试举一例，在一个结构体中同时含有 3 种不同描述风格的 VHDL 语句结构。答

31、：略20. 以数据流的方式设计一个 2 位比较器，再以结构描述方式将已设计好的比较器连接起来构成一个 8 位比较器答：略21. 采用 VHDL 进行数字系统设计有哪些特点?答：HDL 系统设计的基本点：（1）与其他硬件描述语言相比，VHDL 具有以下特点：（2）功能强大、设计灵活。（3）强大的系统硬件描述能力。（4）易于共享和复用。. .v . .22. VHDL 的基本程序结构由几部分组成?各部分的功能是什么?答：由 5 个部分组成，包含实体、结构体、配置、程序包和库。实体作为一个设计实体 的 组 成 部 分 ， 其 功 能 是 对 这 个 设 计 实 体 与 外 部 电 路 进 行 接 口

32、 描 述 。 结 构 体(ARCHITECTURE)是设计实体的一个重要部分，结构体将具体实现一个实体。在利用 VHDL进行工程设计中，为了提高设计效率以及使设计遵循某些统一的语言标准或数据格式，有必要将一些有用的信息汇集在一个或几个库中以供调用，这些信息可以是预先定义好的数据类型、子程序等设计单元的集合体（程序包）或预先设计好的各种设计实体（元件库程序包）。因此可以把库看成是一种用来存储预先完成的程序包、数据集合体和元件的仓库。已在设计实体中定义的数据类型、子程序或数据对象对于其它设计实体是不可用的，或者说是不可见的。为了使已定义的常数、数据类型、元件调用说明以及子程序能被更多的VHDL 设

33、计实体方便地访问和共享，可以将它们收集在一个 VHDL 程序包中， 多个程序包可以并入一个 VHDL 库中，使之适用于更一般的访问和调用范围，这一点对于大系统开发多 个 或多组开发人员同步并行工作显得尤为重要。配置可以把特定的结构体关联到一个确定的实体，正如配置一词本身的含义一样。配置也是 VHDL 设计实体中的一个基本单元，在综合或仿真中，可以利用配置语句为确定整个设计提供许多有用信息。23. 说明端口模式 BUFFER 与 INOUT 有何异同点?答：INOUT 为输入输出双向端口，即从端口内部看，可以对端口进行赋值，即输出数据。也可以从此端口读入数据，即输入。BUFFER 为缓冲端口，功

34、能与 INOUT 类似，区别在于当需要读入数据时，只允许内部回读内部产生的输出信号，即反馈。举个例子，设计一个计数器的时候可以将输出的计数信号定义为 BUFFER，这样回读输出信号可以做下一计数值的初始值。. .v . .24. 用 VHD 设计一个实现三输入的多数表决器。答：library ieee;use ieee.std_logic_1164.all;entity bjq3 isport(a,b,c:in std_logic;y:out std_logic);end;architecture x of bjq3 issignal ty:std_logic_vector(2 downto

35、0);beginty=a&b&c;with ty selecty=0 when 000,0 when 001,0 when 010,1 when 011,0 when 100,1 when 101,1 when 110,1 when 111,X when others;end;25. 用 PROCESS 语句描述带同步复位的 JK 触发器。答：library ieee;use ieee.std_logic_1164.all;entity jk_ff isport(clk,reset,j,k:in std_logic;q,qb:out std_logic);end;architecture be

36、have of jk_ff issignal tq,tqb:std_logic;beginq=tq;qb=tqb;process(clk,reset)beginif (clkevent and clk=1) thenif (reset=0) thentq=0;tqb=1;elsif (j=0)and(k=0) thentq=tq;tqb=tqb;elsif (j=0)and(k=1) thentq=0;tqb=1;elsif (j=1)and(k=0) thentq=1;tqb=0;elsif (j=1)and(k=1) thentq=not tq;tqb=not tqb;end if;end

37、 if;end process;. .v . .end;26. 用并行信号赋值语句设计 8 选 1 数据选择器。答：library ieee;use ieee.std_logic_1164.all;entity xzq8 isport(x:in std_logic_vector(7 downto 0);sel:in std_logic_vector(2 downto 0);f:out std_logic);end;architecture a of xzq8 isbeginf=x(0) when sel=000 elsex(1) when sel=001 elsex(2) when sel=0

38、10 elsex(3) when sel=011 elsex(4) when sel=100 elsex(5) when sel=101 elsex(6) when sel=110 elsex(7) when sel=111 elseX;end;27. 用 VHDL 设计一个三态输出的双 4 选 1 数据选择器。其地址信号共用，且各有个低电平有效的使能端答：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DUAL_MUX_41 ISPORT(A,B,C,D:IN STD_LOGIC;ENA_N,ENB_N:IN STD_LOGIC;S:IN ST

39、D_LOGIC_VECTOR(1 DOWNTO 0);OUTA,OUTB:OUT STD_LOGIC);ENDARCHITECTURE A OF DUAL_MUX_41 ISSIGNAL P,Q:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINP=ENA_N & S;Q=ENB_N & S;WITH P SELECTOUTA=A WHEN “000”，. .v . .B WHEN”001”，C WHEN”010”，D WHEN”011”，Z WHEN OTHERS;WITH Q SELECTOUTB= A WHEN”000”，B WHEN”001”，C WHEN”010”，

40、D WHEN”011”，Z WHEN OTHERS;END A;28. 用 VHDL 设计实现由两输入端与非门构成的 1 位全加器。答：略29. 用 VHDL 设计实现一百进制的计数器。答：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter ISGENERIC( count_value: INTEGER:=9);PORT (clk,clr,en: IN STD_LOGIC;co: OUT STD_LOGIC;count: OUT INTEGER RANGE 0 TO co

41、unt_value);END counter;ARCHITECTURE a OF counter ISSIGNALt: INTEGER RANGE 0 TO count_value;BEGINPROCESS (clk，clr). .v . .BEGINIF clr = 1 THENt = 0;ELSIF (clkEVENT AND clk = 1) THENIF en = 1 THENIFt = count_value THENt = 0;ELSEt =t + 1;END IF;END IF;END IF;END PROCESS;co=1 WHENt=count_value ELSE 0;co

42、unt 9)port map(clk,clr,en, en1, count1);bb: counter generic map( count_value=9)port map(clk=clk,clr=clr, en=en1, co=co,count=count2);end rtl;30. 比较 CASE 语句与 WITH_SELECT 语句，叙述它们的异同点。. .v . .答：相同点：CASE 语句中各子句的条件不能有重叠，必须包容所有的条件；WITH_SECLECT语句也不允许选择值有重叠现象，也不允许选择值涵盖不全的情况。另外，两者对子句各选择值的测试都具有同步性，都依赖于敏感信号的变化

43、。不同点：CASE 语句只能在进程中使用，至少包含一个条件语句，可以有多个赋值目标；WITH_SECLECT 语句根据满足的条件，对信号进行赋值，其赋值目标只有一个，且必须是信号。31、将以下程序段转换为 WHEN_ELSE 语句：PROCESS（a,b,c,d）BEGINIF a= 0 AND b=1 THENnext1 = 1101ELSIF a=0 THEN next1 = dELSIF b=1 THEN next1 = cELSENext1= 1011;END IF；END PROCESS；答：原程序转换如下：ARCHITECTURE one OF mux ISBEGIN. .v .

44、.PROCESS(a,b,c,d)BEGINNEXT1 =1101WHEN a=0 AND b=1 ELSEd WHEN a=0 ELSEcWHEN b=1 ELSE1011;END one;END PROCESS;32. 以下为一时序逻辑模块的 VHDL 结构体描述，请找出其中的错误：ARCHITECTURE one OF com1BEGINVARIABLE a,b,c,clock:STD_LOGIC ;pro1:PROCESSBEGINIF NOT(clockEVENT AND clock=1)THENx= a xor b or cEND IF;END PROCESS;. .v . .EN

45、D;答:33. VHDL 程序设计中用 WITH_SELECT_WHEN 语句描述 4 个 16 位至 1 个 16 位输出的 4 选 1 多路选择器。答：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux ISPORT( dina : IN STD_LOGIC_VECTOR(0 to 15);dinb : IN STD_LOGIC_VECTOR(0 to 15);dinc : IN STD_LOGIC_VECTOR(0 to 15);dind : IN STD_LOGIC_VECTOR(0 to 15);sel: IN STD_LOGIC_

46、VECTOR(0 to 1);dout : OUT STD_LOGIC_VECTOR(0 to 15);END mux;ARCHITECTURE rtl OF mux ISBEGINwith sel selectdout=dina WHEN 00,dinb WHEN 01,dinc WHEN 10,dind WHEN 11,. .v . .ZZZZZZZZZZZZZZZZ when others;END rtl;34、哪些情况下需要用到程序包 STD_LOGIC_UNSIGNED，试举一例。答：调用数据类型变换函数或重载运算符函数时；定义UNSIGNED 类型的数据时。举例如下：LIBRARY

47、 IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;IF TEMP=”11111111”THEN TEMP:=”00000000”;ELSE TEMP:=TEMP+16;END IF;35. 为什么说一条并行赋值语句可以等效为一个进程，如果是这样的话，怎样实现敏感信号的检测。答：因为信号赋值语句的共同点是赋值目标必须都是信号，所以赋值语句与其它并行语句一样，在结构体内的执行是同时发生的，与它们的书写顺序没有关系，所以每一信号赋值语句都相当于一条缩写的进程语句。由于这条语句的所有输入信号都被隐性地列入此缩写进程的敏感

48、信号表中，故任何信号的变化都将相关并行语句的赋值操作，这样就实现了敏感信号的检测。. .v . .36. 给出 1 位全减器的 VHDL 描述，要求：(1) 类似于 1 位全加器的设计方法，首先设计 1 位半减器，然后用例化语句将它们连 接起来，图 2.20 中 h_suber 是半减器，diff 是输出差，s_out 是借位输出，sub_in 借位输入；(2)直接根据全减器的真值表 2.12 进行设计；(3)以 1 位全减器为基本硬件，构成串行借位的 8 位减法器，要求用例化语句和生成语句来完成此项设计(减法运算是 xy - sun_in =diffr)。图 2.20 36 题图表 2.12

49、全减器真值表答：（1）先设计一个半减器X y000011101110diffS_out0100Library ieee;use ieee.std_logic_1164.all;entity h_suber isport (x,y : in std_logic;. .v . .diff,s_out : out std_logic);end entity ;architecture hdlarch of h_suber isbeginprocess(x,y) begindiff = x xor y;s_out x,y = y,diff = t0,s_out = t1);u2 : h_suberPO

50、RT MAP(x = t0,y = sub_in,diff = diffr,s_out = t2);sub_out = t1 OR t2;. .v . .END;(2) LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY f_subber ISPORT(x,y,sub_in:IN STD_LOGIC;diffr,sub_out:OUT STD_LOGIC);END;ARCHITECTURE ONE OF f_subber ISBEGINdiffr=(x nor y)nor sub_in;

51、sub_out=(not x)and y)or(sub_in and(not(x nor y);END ARCHITECTURE ONE;(3)8位减法器LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY sub8 ISport(a : IN std_logic_vector(7 downto 0);b : IN std_logic_vector(7 downto 0);sin : IN STD_LOGIC;sout : OUT STD_LOGIC;c : OUT std_logic_vector(7 downto 0);END sub8;ARCHI

52、TECTURE hdlarch OF sub8 IScomponent suberPORT(x : IN STD_LOGIC;y : IN STD_LOGIC;sub_in : IN STD_LOGIC;diffr : OUT STD_LOGIC;sub_out : OUT STD_LOGIC);. .v . .end component;signal stmp : std_logic_vector(8 downto 0);BEGINstmp( b(i),MAP(x = a(i),sub_in = stmp(i),diffr = c(i),sub_out = stmp(i+1);end gen

53、erate ;end；0) = sin;sout37 图 2.20 有 3 张由 D 触发器构成的电路图，请分别给出它们的VHDL 描述。. .v . .-底层文件 1：2 选 1 选择器library ieee;use ieee.std_logic_1164.all;entity mux21a isport (a,b,s:in bit;z:out bit);end entity mux21a;architecture one of mux21a isbeginz=a when s=0 else b;end architecture one;-底层文件 2：D 触发器library ieee;

54、use ieee.std_logic_1164.all;entity dff1 isport(clk,d:in std_logic;q:out std_logic);end;architecture bhv of dff1 issignal q1:std_logic;beginprocess(clk,q1). .v . .beginif clk event and clk=1then q1=d;end if;end process;qa,b=b,s=s,z=tmp1);u2:dff1 PORT MAP(clk=tmp1,d=tmp2,q=tmp2);out1a,b=b,s=s,z=tmp1);

55、u2:dff1 PORT MAP(clk=clk,d=tmp1,q=out2);END ARCHITECTURE ONE;-顶层文件LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY fff ISPORT(a,b,d:IN STD_LOGIC;out2:OUT STD_LOGIC);END;ARCHITECTURE ONE OF fff ISCOMPONENT mux21aPORT(a,b,s:IN STD_LOGIC;z:OUT STD_LOGIC);END COMPONENT;COMPONENT dff1PORT(clk,d:IN STD_LOG

56、IC;q:OUT STD_LOGIC);END COMPONENT;. .v . .SIGNAL tmp1,tmp2: STD_LOGIC;BEGINu1:mux21a PORT MAP(a=a,b=b,s=tmp2,z=tmp1);u2:dff1 PORT MAP(clk=tmp1,d=d,q=tmp2);out2=tmp2;END ARCHITECTURE ONE;第三章 CPLD 与 FPGA 的结构及应用3.1 简述 PLD 的基本类型。答：对于 PLD 产品，一般分为：基于乘积项（Product-Term）技术，EEPROM（或 Flash）工艺的中小规模 PLD，以及基于查找表（

57、Look-Up table）技术，SRAM 工艺的大规模PLD/FPGA。EEPROM 工艺的 PLD 密度小，多用于 5,000 门以下的小规模设计，适合做复杂的组合逻辑，如译码。SRAM 工艺的 PLD(FPGA)，密度高，触发器多，多用于 10,000门以上的大规模设计，适合做复杂的时序逻辑，如数字信号处理和各种算法。3.2 Altera 公司、Xilinx 公司、Lattice 公司有哪些器件系列？这些器件各有什么性能指标？并阐述主要性能指标的含义。答：Altera 公司、Xilinx 公司、Lattice 公司有 CPLD 器件系列、FPGA 系列、ispLSI. .v . .和 p

58、LSI 逻辑器件系列。FPGA 器件具有高密度、高速率、系列化、标准化、小型化、多功能、低功耗、低成本，设计灵活方便，可无限次反复编程，并可现场模拟调试验证等特点。3.3 CPLD 的英文全称是什么？ CPLD 的结构主要由哪几部分组成？每一部分的作用如何？答：CPLD 的英文全称是 Complex Programmab1e Logic Device。CPLD 的结构主要由 宏单元、可编程连线和 I/O 控制块三部分构成，宏单元是基本结构，可编程连线负责信号传递，连接所有的宏单元。I/O 控制块负责输入输出的电气特性控制。3.4 比较 Altera 公司的 FLEX10K/8000 系列。答：

59、系 列代表产品配置单元逻辑单元 最大用速度等级 RAM/位FLEX10KEPF10K10 SRAMSRAM4992(5394032(4654063604324 576FLEX8000 EPF80503.5 概述 FPGA 器件的优点及主要应用场合。答：FPGA 器件具有高密度、高速率、系列化、标准化、小型化、多功能、低功耗、低成本，设计灵活方便，可无限次反复编程，并可现场模拟调试验证等特点。DL 程序，交付原供产商进行相同封装形式的掩模设计。(3) 硬件仿真。由于 FPGA 是 SRAM 结构，且能提对于大规模的逻辑设计、ASIC 设计或单片系统设计，则多采用 FPGA。FPGA 的使用途径主

60、要有 4 个方面：（1）直接使用，即如 CPLD 那样直接用于产品的电路系统板上。（2）间接使用，其方法是首先利用FPGA 完成系统整机的设计，包括最后的电路板的. .v . .定型，然后将充分检证的成功的设计软件，如 VH 供庞大的逻辑资源，因而适用于作各种逻辑设计的仿真器件。从这个意义上讲，FPGA 本身即为开发系统的一部分。FPGA 器件能用作各种电路系统中不同规模逻辑芯片功能的实用性仿真，一旦仿真通过，就能为系统配以相适应的逻辑器件。(4) 专用集成电路 ASIC 设计仿真。对产品产量特别大，需要专用的集成电路，或是单片系统的设计，如 CPU 及各种单片机的设计，除了使用功能强大的 E