数字集成电路复习笔记

1、数集复习笔记By潇然2018.6.29名词解释专项摩尔定律：一个芯片上的晶体管数目大约每十八个月增长一倍。传播延时：一个门的传播延时t定义了它对输入端信号变化的响应有多快。它表示一个信P号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。由于一个门对上升和下降输入波形的响应时间不同，所以需定义两个传播延时。t定义为这个门的输出由低至高翻转的响应时间，而t则为输出由高至低翻转pLHpHL的响应时间。传播延时t定义为这两个时间的平均值：t=(t+t)/2。pppLHpHL设计规则：设计规则是指导版图掩膜设计的对几何尺寸的一组规定。它们包括图形允许的最小宽度以及在同一层和不同层

2、上图形之间最小间距的限制与要求。定义设计规则的目的是为了能够很容易地把一个电路概念转换成硅上的几何图形。设计规则的作用就是电路设计者和工艺工程师之间的接口，或者说是他们之间的协议。速度饱和效应：对于长沟MOS管，载流子满足公式：u=-yg(x)。公式表明载流子的速度正比于电场，且这一关系与电场强度值的大小无关。换言之，载流子的迁移率是一个常数。然而在(水平方向)电场强度很高的情况下，载流子不再符合这一线性模型。当沿沟道的电场达到某一临界值E时，载流子的速度C将由于散射效应(即载流子间的碰撞)而趋于饱和。时钟抖动：在芯片的某一个给定点上时钟周期发生暂时的变化，即时钟周期在每个不同的周期上可以缩短

3、或加长。逻辑综合：逻辑综合的任务是产生一个逻辑级模型的结构描述。这一模型可以用许多不同的方式来说明，如状态转移图、状态图、电路图、布尔表达式、真值表或HDL描述。噪声容限：为了使一个门的稳定性较好并且对噪声干扰不敏感，应当使“0”和“1”的区间越大越好。一个门对噪声的灵敏度是由低电平噪声容限nml和高电平噪声容限nmhLH来度量的，它们分别量化了合法的“0”和“1”的范围，并确定了噪声的最大固定阈值：NM=V-VLILOLNM=V-VHOHIH沟道长度调制：在理想情况下，处于饱和区的晶体管的漏端与源端的电流是恒定的，并且独立于在这两个端口上外加的电压。但事实上导电沟道的有效长度由所加的VDS调

4、制：增加VDS将使漏结的耗尽区加大，从而缩短了有效沟道的长度。集肤效应：高频电流倾向于主要在导体的表面流动，其电流密度随进入导体的深度而呈指数下降。开关阈值：电压传输特性（VTC）曲线与直线Vout=Vin的交点有比逻辑：有比逻辑试图减少实现一个给定逻辑功能所需要的晶体管数目，但它经常以降低稳定性和付出额外功耗为代价。在互补CMOS中，PUN（PullUpNetwork）的目的是当PDN关断在VDD和输出之间提供一条有条件的通路。在有比逻辑中，整个PUN被一个无条件的负载器件所替代，它上拉输出以得到一个高电平输出。这样的门不是采用有源的下拉和上拉网络的组合，而是由一个实现逻辑功能的NMOS下拉

5、网络和一个简单的负责器件组成。时钟偏差：我们一直假设两相时钟CLK和CLK完全相反，或产生反相时钟信号的反相器的延时为0。但事实上，由于布置两个时钟信号的导线会有差别，或者负载电容可以因存储在所连接的锁存器中的数据不同而变化。这一影响称为时钟偏差。流水线：流水线是一项提高资源利用率的技术，它增加了电路的数据处理量。我们在逻辑块之间插入寄存器，这使得一组输入数据的计算分布在几个时钟周期中。这一计算过程以一种装配线的形式进行，因此得名流水线。电压传输特性（VTC）：个逻辑门输出电压和输入电压之间的关系。信号摆幅（V）：最高输出电平voh与最低输出电平V“之差。swOHOL扇出：连接到驱动门输出端的

6、负载门的数目。扇入：一个门输入的数目。MOS晶体管的阈值电压：MOS晶体管发生强反型时Vgs的值GS体效应：MOS晶体管的源极和衬底的电压不相等亚阈值：对于NMOS晶体管，当Vgs低于阈值电压时，MOS晶体管已部分导通，这一现象称为GS亚阈值。闩锁效应：在MOSH艺内，同时存在的阱和衬底会形成寄生的n-p-n-p结构，这些类似闸流管的器件一旦激发即会导致vdd和vss线短路，这通常会破坏芯片。组合逻辑电路：在任何时刻电路输出与其当前输入信号间的关系服从某个布尔表达式，而不存在任何从输出返回到输入的连接。时序逻辑电路：电路的输出不仅与当前的输入数据有关，而且也与输入信号以前的值有关。电气努力：一

7、个门的外部负载与输入电容之间的比。逻辑努力：对于给定的负载，一个门的输入电容和与它具有相同输出电流的反相器的输入电容的比值建立时间：在时钟翻转之前数据输入必须有效的时间。保持时间：在时钟边沿之后数据输入必须仍然有效的时间。寄存器：边沿触发的存储元件。锁存器：电平敏感的器件。触发器：由交叉耦合的门构成的任何双稳态元件。二极管MOS晶体管1.优点：开关性能良好寄生效应小集成度高制造工艺简单寄生效应小集成度高2.手工分析标准模型手工分析时注意，一般都默认为器件为短沟道，故在饱和区时Vmin通常取VDS。3.开关模型DSAT613.27通过一个晶悴管使一个电容放电电路歡a和八皿处b。晶怵管的瞬态电阻等

8、于W/d）,它可以从写F轴的夹角書出等效电阻（过渡期间器件电阻的平均值）XH/C/D5JI6关于等效电阻的性质JD5.1rLDDf54电流正比于W/L,电阻反比于vwl；VddVt+VdSat/2时，电阻与电源电压无关*电源电压接近Vt，电阻急剧增加4.MOS晶体管电容模型GSOGOO=gm二c严ip,xd为长度交叠部分，Co取决于工艺沟道电容Leff为有效栅长。在截止区时C独占沟道电容，VV后器件进入线性电阻区，此GBGST时反型层的产生使C降为零，沟道电容由栅源与栅漏端平分；V足够大后，器件进入饱和GBDS区，源端产生三分之二总沟道电容，而漏区认为沟道电容为零。（b）申阻区囹删至沟迺的电容

9、以尺工柞区罐对它在器件耳他三牛端口分布的影响OperationRegionJGrrcutoff00Iriode0J叫4Satiufltioii0（Zg工叫0扩散电容（结电容）WL图源区pr结详图底板pn结侧壁pn结G,=丐母（矿+2XL,沟通阻昌注入S如+5-JX月畑“如xrERlMETER总结：一般来说扩散电容的影响至多与栅电容相等，并常常更小些。所以栅电容起主导地位。5.寄生电阻计口接触电阻Rc源漏串联电阻区星锻3）串朕电険損竺（t）串胰电Fg*n串联的话区利祢区电阻秀晶琏柢A/Vr门导线模型RC集总模型互连模型:RC集总模型Driver分布电容（用单位长度电容表示）%丄丄丄丄丄丄HHHH

10、HH喚2.Elmore延时RC链Elmore延时RC链1-TI-.节点丄v处的延时（总延时）0=3屁f=1jfcI心Irv-Ci?i+?21+-+C/（fti+2+-4J）节点，处的延时（总延时）m=CiRiY屈严R+亠Cjbi+&+&）+（Gh+C“）庇+r2+R215.0对逻辑门的基本要求“再生”特性：逻辑门的“再生”特性能使被干扰的信号能恢复到名义的逻辑电平5.2静态CMOS反相器概述CMOS电路的特点噪声容限大逻辑电平与器件的相对尺寸无关（无比逻辑）稳态时，输出具有有限电阻输入电阻极高静态功耗小5.3CMOS静态特性开关阈值-.80.8注意VM与Wp与Wn的比值成正比，但其实变化并不敏

11、感，V=0.5V时Wp/Wn=3.5MDD影响传输特性的因素VDD产生的增益）降低a?善了理益（b）对非常低的理隊电压橫箱特性变差降低VDD产生的影响：减少了能耗，但使门的延时增大一旦电源电压与本征电压（阈值电压）变得可比拟，de特性就会对于器件参数（如晶体管阈值）的变化越来越敏感e.减小了信号摆幅，虽然帮助减少系统内部噪声，但对外部噪声源更敏感工艺偏差inw的Mostr是指!沟道较短、较宽栅氣较薄、器件闻值较低好”PMOS咗”NMOS好NMOS1+leak减小功耗的方法首要选择：减小电压减小开关电流减小物理电容6.2静态CMOS设计特点：在每一时间（除切换期间），每个门的输出总是通过低阻路径

12、连至VDD或VSS静态时，门的输出值总是由电路所实现的布尔函数决定（忽略开关周期内的瞬态效应）1.互补CMOS互补CMOS特点无比逻辑电源到地全摆幅，噪声容限大、鲁棒性好输入阻抗极高，输出阻抗低无静态功耗传播延时与负载电容以及晶体管的电阻有关、与扇入扇出有关开关延时模型a.晶体管尺寸RR2RR工5422StGnt2卞3DT6OUTC)A2B22C86A但CHS6注意串联尺寸加倍、并联尺寸不变的原则b.传播延时和扇入/扇出的关系CTBTBCT与廟入的关系；平方关系因为电阻和电容同时增加u与扇出的关系：线性关系畠出值每增加仁相出于在负按上增加两个肘体管（一个FMQS个NMOS）的栅电容.与扇入及扇

13、出的关系;tp=3/+azFP+a3FO传播延时在最坏悄况下与扇入数的平力成正比*因此延时迅谯加大.利用Elmore延时模型计算得.*搖近输出端处的电容影响较大高速复杂门（降低延时的方法）加大晶体管尺寸b.逐级加大晶体管尺（越靠近输出端尺寸越小，使越靠近电极端的电阻R）嗡出端A休管尺U遂次加Xc.优化晶体管次序（关键路径上的晶体管靠近门的输出端）d.重组逻辑结构（降低每一级输入数，减弱输入与延时的平方关系）F=ABCDEFGHe.加入缓冲器减少电压摆幅（降低延时、功耗，但使下一级驱动电平减小，需要用灵敏放大器恢复）采用不对称逻辑门输入由L至H过腹时易吏输出翻转締入由H至L过渡时易丁使输山翻转应

14、用在：只有一十方向的过渡足亟嬉的时嫌*特别足动态电路中.设计输入端完全对称的逻辑门（减少不同输入端驱动时延时的差别）逻辑链的速度优化反相器延时：切二切Jl+|般逻辑门的延时：=rpjpf+邑空一般逻辑门归一至So的延时：（假设r-i+本征延时努力延时逻辑努力电气努力=CoutlCind为归一化延时，p为归一化本征延时，g为逻辑努力，f为等效扇出（电气努力）,h也被称为门努力逻辑努力定义：对于给定的负载，一个门的输入电容和与它具有相同输出电流的反相器的输入电容的比值注：p、g与门的类型有关，与门的尺寸无关UnitInverterY=AAOI21AOI22YAYA*B+CABCY=A*B+C*DY

15、ABcD护bH4悩cTlDI2AcABComplexAOIr=*(B+C)+)*EDEABcBcDEDgA=3/3gA=6/39a=6/3gA=5/3p-3/3恥=6/3=e/3gH=8/3gc=5/39c=e/3gc=a/3p=7/3亦二阴弘询p=12/3gE=8/3p=16/3如上图，g的求法为对应输入的总栅电容数/3,p的求法为输出端看进去的所有栅了_Con-pciih十C-pathCOH-parh电容数/3分支影响in分支努力：b-C曲一poM中Cqf-曲川广von-path分支努力b=l，无分支时b=l多级电路Dehy=X（Pi+grfi）_lonpath+qff-patii思考$F

16、*?第（级的努力匕h产g路径的逻辑努力；G=阳2路径分支努力：B=bg“路径的电气努力十F=Cou/Cin路径努力半H=Hh产GFB路径延时：D匸Xdl=Eh；+Lpy二计算路径的努力：H=GBF求最优级数N-log4H二计算一级的努力h=二画出具有这级数(N)的路径的草图从任意一边开始，求出各级的尺寸；気=Coufg/h利用逻辑努力确定速度最优时尺寸的步骤步骤就这次考纲而言不需要记，但以后可能会需要，详见P1862.有比逻辑有效负载(4)不对称的上升和下降时间7TRfMUhp共N个晶体管*坝载(2)输小疏电平Von-mi+VddKpd執出低电平2E上升时町tpLH50.69RlCl下W吋卧t

17、pHL=069RDNCLC5)有靜态功耗ir驱动推导过程必考)伪NMOS假设Vol相对于驱动电压CVdd-Vt)很小,而与V邛在数值上相等，丁是Mol可以近似为:G5Dkp+VTp)VDSATppWp2皿氟乞心迥基本特点：ii个输入端的伪nMOS电路有n+1个管子；%的比例影响传输特性的形状及反相器屐二的值：当號动管导通时，总有恒定的D（?电流（静态功耗）：当骡动管和负载管均不导通吋.输出电压取决于管子的次开启特性（亚阈值电流）；噪声容限疋Ml比Me差很多：6应用场合：希望扇入扇出数少，晶休管数吕少，对低功耗要求不高的场合；比较适合于以NOR为基础的结构改进方法：a.采用可变负载采用差分串联电

18、压开关逻辑（DCVSL）H;li；iSiJ；iijiliiijiSJiJI.Q-3.=.;:;二二二L眇靈越-IT-a:/.n-UAVnHA,1-:!/s-rr-0、-3.传输管逻辑in2Il11训nsBIn_L1.5MnrV0.25MTYiI*(X5rrW,皿0.5im0.25pm2.SV斶借电压损先引起F咬邀轿门的靜応功耗NMOS管Mn的阖值由干休效应而变崗基本特点：由NMOS晶体管构成，且成对出现输入信号加在NMOS的栅端(G),以及源端(S)或者漏端(D)无静态功耗(稳态时，VDD到GND不存在导电通路)器件数目下降，从而降低了寄生电容缺点：存在阈值电压损失差分传输管逻辑优点：a结构简

19、单b具有模块化的特点稳定有效的传输管设计a.电平恢复器采用零阈值输出管传输门CABABC1作用：s为1时A传入，S为0时B传入Ex2.传输门XORB为1时F为A的非，B为0时左边传递弱A，右边传递强A41.动态逻辑基本原理6.3动态CMOS设计Twophaseoperation预充电Precharge(Clk=0)求值Evaluate(Clk=1)动态逻辑特点：无比逻辑全摆幅输出开关速度快（输入电容小，与伪NMOS相同）无静态功耗，但总功耗高于静态CMOS上拉改善，下拉速度变慢逻辑功能仅由PDN实现，晶体管数目N+2（面积小需要预充电、求值时钟对漏电敏感，需要保持电路动态门设计问题电荷泄漏（主

20、要漏电流是亚阈值电流）cikMOut匚AClk漏电流的来源（亚阈值，二扱管）求值期间厂舷电期间电荷分享动态电路中的电荷分辜动态NAND静态NAND时钟馈通（时钟输入与动态输出结点之间电容耦合）电容耦合（动态门驱动静态门，且输出位于高阻结点态）入到衬底;2+闩锁奴应口4.多米诺逻辑ClkOut1InPDNPDNln5InM0T-0ln2Out2ClkTClkT组成：动态逻辑+反相器多米诺逻辑可以串联，数目取决于：在求值的时钟阶段，相串联的各级动态逻辑所能传播的最大级数特征：u逻辑求值的传播如同多米诺骨牌的倾倒U只能实现非反相的逻辑（所有的多米诺门均为非反相逻辑门）多米诺门为无比逻辑，但电平恢复电

21、踣为有比逻辑动态节点必须在预充电期间完成预充电（这限制了PMOS的最小尺寸求值期间，输入必须稳定（对nfogic貝能有一个上升的过渡）速度非常快：在备米诺门中，动态门后面的静态反相器可以设计成不对称：丙为在求值阶段，反相器的输入端只有10的过渡输入电羿减小：因而logicaleffort较小加大多米诺门中反相器的PMOS可使反相器的Wvi上移可根期扇岀（F自口-out）情况优化设计多米诺门中的反相器增加电平恢复电路可以减少漏电和电荷分辛问题7.0时序逻辑电路概述存储机理：基于正反馈（静态）、基于负反馈（动态）动态静态倍号町以“无限保持耍求定期剧新要求从存储电荷的电容中读出数拥时不会I漩所祁储的

22、电荷、因此翌求通过盛输入附抗器件（例如态反相離）来读出数剧Latch（锁存器）Latch以正电平透明Afll）省时斡是ift电平时j当討钟足低电平时锁屐据Register（収上升沿社发为例奇右：帚一般为功沿触纹,通赫由Latch构戚*出时钟上升时打人数捋*英余时间保恃魏据“Flip-flop任何由交义耦合的门形成的或橡电冏,包按耶、不區（套瞎振法）电瓠（注意概念背诵）_r11Q_1/Register（寄存器）/Flip亠flop（触发器）7.1锁存器止电平灵敬锁存器PositiveLatch负电平灵敏锁存器NegativeLtchInDO一OutdtcLK炳xwcg欷xxqOutOut3tQi

23、）iefollowsfr）Clk=1时Clk=Q时输出保持宦笹出跟爼辑人（维持）（透明用7WXXX3郴ocOutOutsiblto!lowsInClk=0时Clk=1时输出僱持稳世魅出纠隨输人（雉持】（透明）时间定义窗存甜?h；z（昨XrX）1数峯倉灾f同时：cdrrg+cdlogic鼻hcrld讪：污染延时（ontaniinationdelay=最小延时minitmimdelay时I可i,“;在时斡信号阿上询滔刘来电前，敕据输人维甘穗定的吋间时间gw：虚时聲传弓怖世旳谓刮来更庖”轼塀输入螺特墜老的对冋1?亲暗入椁芳率淆尺皿和1聞0制歎求.扰刃能菲致鞍憾彳獄龄倫X浄建迟时I可1“在皿和皿id榔

24、满足更泵的前捉F.愉人端的就需在彘坏措此下的特弭缺时1丹（相对!时轉倍号J之泾裱纹斜到输出藕研究不同时刻、一个信号所必须满足的条件：最短时钟周期QQQTTl筍入数抿nfFl猗Hl款皓强组合進敏乎达XiftrJJ-Q沖汕伽町|因业要求：f旳_O十5“血&啟刃十匚切W丁Itp.tsnnb研究不同时刻(11.(1)时序参数对同步系统的影响(1)同步系统允许的最高时钟频率允许的最短时钟周期二D2.多路开关型锁存器的管级实现CMOS传输门开关研究同一时刻、不同信号所必须满足的条件：防追尾绘丸尅携Z)D卷卅鹤牖11)FF1输出数音(OFF1翔讯羔琳1)经爼合C：古檎定ftClliiEr2揃点炸/破坏了本应

25、保持的数据I數損(2)应保持稳伞一(2)必须避免信号竞争LOGIC输由制$tlJtilJ樹Aft*研究同対刻(tl)匚小污染延时(confiimiiiiitiondoliy)二最小延时fmininiitmdelay)因此要求：切啤+心町角11tfhiCMOS传输管开关仅NMOS宪现CLKCLK不車叠时钟(Nun-overlappingulouks1）仅NMOS实现*电路简单，减少了时钟负载（2）冇阈值电压损失（影响噪声容限和性能，可能引起静态功耗7.2寄存器基于主从结构的边沿触发寄存器CLK负Latchit；Latch建立时间：t=3t+t（CLK低电平时D必须通过II、Tl、13、12）su

26、pd_invpd_tx维持时间：t=0（高电平到来后T1关断，输入上的任何变化无法影响输出）hold传播延时：t=t+t（CLK高电平到来前，D已传至I4,故高电平到来后数据通过c-qpd_txpd_invT3、I6）注意掌握分析方法，必考！）减小时钟负载的静态主从寄存器是以牺牲稳定性为代价的CLK丄CLKCLKJLCLK存在缺点土（1）设计复杂性増加：尺寸设计裁尿证能强制写入反相导通：当T:导通吋，第二个触发雅有可能通过传输门12的耦合而影响第一个鯨笈器存储的数据.建立时间：t=td,（CLK低电平时D只需要通过T1，【2疋反向廣导新数据无法竞争）supd_tx个小尺寸反相器，旧数据与维持时

27、间：t=0（高电平到来后T1关断，输入上的任何变化无法影响输出）hold传播延时：t=t+2tc-qpd_txpd_inv传输管主从下降沿触发器CLK丄DIACLK丄JLTCLK1LTCLKA、B点存在阈值电压损失建立时间：t=t+2t(CLK高电平时D必须到达B)supd_txpd_inv维持时间：t=0hold传播延时：t=t+tc-qpd_txpd_inv7.3静态SR触发器有比CMOSSR触发器DDi|CLK无静态功耗晶体管尺寸的设计应能保证状态的正确翻转M3、M6(M7.M8)尺寸要足够大假如Q非的初态为1，那么M2应为导通状态；次态S为1,时钟上升沿到来后，仍未关断的M2管与已经导

28、通的CLK与S管会在Q点产生竞争；只有当CLK、S管尺寸较大、饱和电流较大时，Q非才能尽快到0,从而使M4导通、Q为1、关断M27.4动态锁存器和寄存器特点：结构比静态锁存器、寄存器简单由于漏电，需要周期刷新需要输入阻抗高的读出器件，“不破坏”地读信息解释：寄存器求值期间，clk=1，节点A处于高阻抗状态；维持期间，clk=O,节点B处于高阻抗状态；建立时间：t=tsupd_T1维持时间：t=0hold传播延时：t=t+t+tc-qpd_I1pd_T21pd_I2考虑时钟重叠的影响：时的彩响ovErlaptflJ丿oirM即原有的输入数拥D应满建保持时何要求）注意，不论是0-0交叠还是1-1交叠，都会产生短暂的从D到Q的直接通路。对于0-0交叠，也即Q输出、下一刻Q要采样D，此时为了避免D传至B从而污染下一个数据，应保M证其届不到B；对于1-1交叠，也即下一刻T1关断、Q采样Q,此时为了避免D传至A，应M维持其处于D的状态，也即加上维持时间（理想情况下上升沿一到来，T1直接关断，不存在这样的麻烦）C2M0S（时钟控制CMOS）寄存器AlasterStageSlaveStage特点：对时钟偏差不敏感，但仍需要保持thidtiholdoverlap1-1要求：时钟边沿的上升和下降时间足够小真单相时钟控制(TSPC,TrueSingle-PhaseClock