实验二：+0~9999的计数器电路的设计

1、-. z.EDA实验报告学 院部： 电气与信息工程学院 专 业： 电子信息工程 学 生 姓 名： *玉文班 级： 电子信息工程1101 学 号：指导教师*： 谭会生 实验二： 09999的计数器电路的设计1.实验目的1进一步熟悉和掌握Quartus II软件的使用。2进一步熟悉和掌握GW48-CK或其他EDA实验开发系统的使用。3学习和掌握VHDL进程语句和元件例化语句的使用。2.实验内容设计并调试好一个技术*围为09999的4位十进制计数器电路T9999，并用GW48-CK或其他EDA实验开发系统(可选用的芯片为ispLSI 1032E-PLCC84或EPM7128S-PL84或*CS05/

2、*CS10-PLCC84芯片)进展硬件验证。实验条件1开发软件：Quartus II8.0。2实验设备：GW48-CK EDA实验开发系统。3拟用芯片：EPM7128S-PL84。实验设计1系统原理框图为了简化设计并便于显示，本计数器电路T9999的设计分为两个层次，其中底层电路包括四个十进制计数器模块T10，再由这四个模块按照图所示的原理框图构成顶层电路T9999。T9999电路原理框图2VHDL程序计数器T9999的底层和顶层电路均采用VHDL文本输入，有关VHDL程序如下。 1T10的VHDL源程序： -T10.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1

3、164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY T10 IS PORT(CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; ENA:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO:OUT STD_LOGIC); END ENTITY T10; ARCHITECTURE ART OF T10 IS SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK,CLR,ENA)IS BEGIN IF CLR=1TH

4、EN CQI=0000; ELSIF CLKEVENT AND CLK=1THEN IF ENA=1THEN IF CQI=1001THEN CQI=0000; ELSE CQI=CQI+1; END IF; END IF; END IF; END PROCESS; PROCESS(CLK,CQI) IS BEGIN IF CLKEVENT AND CLK=1THEN IF CQI1001THEN CO=0; ELSE CO=1; END IF; END IF; END PROCESS; CQ=CQI;END ARCHITECTURE ART; 2T9999的VHDL源程序： -T9999.V

5、HD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY T9999 IS PORT(CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; ENA:IN STD_LOGIC; DOUT:OUT STD_LOGIC_VECTOR(15 DOWNTO 0); END ENTITY T9999; ARCHITECTURE ART OF T9999 IS PONENT T10 IS PORT(CLK,CLR,ENA:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO:OUT STD

6、_LOGIC); END PONENT T10; SIGNAL S0,S1,S2,S3:STD_LOGIC; BEGIN U0:T10 PORT MAP(CLK,CLR,ENA,DOUT(3 DOWNTO 0),S0); U1:T10 PORT MAP(S0,CLR,ENA,DOUT(7 DOWNTO 4),S1); U2:T10 PORT MAP(S1,CLR,ENA,DOUT(11 DOWNTO 8),S2); U3:T10 PORT MAP(S2,CLR,ENA,DOUT(15 DOWNTO 12),S3); END ARCHITECTURE ART;(3仿真波形设置本设计包括两个层次，

7、因此先进展底层的十进制计数器T10的仿真，再进展顶层T9999的仿真。如图是T10仿真输入设置及可能结果估计图。同理可进展T9999仿真输入设置及可能结果估计。T10的时序仿真结果T9999的时序仿真结果5.实验总结通过本次实验，对Quartus II软件的根本操作有了更深层次的认识，并能初步熟练和掌握他的运用。文件名与实体名要相对应，输入源程序时要仔细，时序仿真时，要先保存仿真文件，最后才能对其进展相应地仿真操作。-. z.计数动态扫描显示电路1.实验目的1学习Quartus II 8.0 软件的根本使用方法。2学习GW48-CK EDA实验开发系统的根本使用方法。3了解VHDL程序中数据对

8、象、数据类型、顺序语句和并行语句的综合应用。2.实验内容设计并调试一个由两个4位二进制并行加法器级联而成的8位二进制并行加法器。实验内容1开发软件：Quartus II 8.0。2实验设备：GW48-CK EDA实验开发系统。3拟用芯片：EPM7128S-PL84。实验设计 (1系统原理框图为了简化设计并便于显示，该计数动态扫描显示电路分为两个层次，底层电路包括四个十进制计数器模块T10、动态显示控制信号产生模块CTRLS、数据动态显示控制模块DISPLAY等六个模块，再由这六个模块按照图所示的原理图构成顶层电路DTT9999。 (2VHDL程序十进制计数器模块T10的VHDL程序见09999

9、的计数器电路，其余两个模块的VHDL程序如下： 1)CTRLS的VHDL源程序 -CTRLS.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CTRLS IS PORT(CLK:IN STD_LOGIC; SEL:OUT STD_LOGIC_VECTOR(2 DOWNTO 0); END ENTITY CTRLS; ARCHITECTURE ART OF CTRLS IS SIGNAL T:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN PROCESS(CLK) ISBEGINIF CLKEVENT AND CLK=1 THENIF T=111 THENT=000;ELSET=T+1;END IF; END IF; END PROCESS; SEL=11111111; END CASE; END PROCESS P1; -LEDWDATADATADATADATADATASEGSEGSEGSEGSEGSEGSEGSEGSEGSEGSEG=00000000;END C