触发器－逻辑电路的记忆元件定义和分类

1、触发器逻辑电路的记忆元件定义和分类什么叫触发器？能存储1位二进制数的记忆元件。为什么叫触发器？在外部信号控制下“一触即发”！触发器名字取得好！源于英文：trigger（扳机，起动器）和 Flip-Flop（啪嗒啪嗒的响声或动作）触发器的英文缩写：FF，来自Flip-Flop触发器有好多种，如何分类？按时钟(Clock Pulse)控制方式分类电位触发方式FF (Level Trigger)边沿触发方式FF (Edge-Trigger)主-从触发方式FF (Master-Slave 或 Pulse-Trigger )按功能来分类：D触发器(Delay)R-S触发器(Set-Reset)J-K触发

2、器T触发器(Toggle)重点掌握：边沿触发方式的D触发器3.4 触发器 3.4.1 触发器的工作原理与非门构成的“直接置位-复位型R-S触发器” 或称“R-S基本触发器”RSQ_QRS=10;置”0”; 复位(Reset)RS=01;置”1”; 置位 (Set) _Q QR S 1 0 0 10 1 1 0 _ 1 1 Q0 Q0 0 0 1* 1 * 实质上:与非门构成的触发器的状态变化是由在输入端引入“0”引起的！S RQQ触发器的特点有两个稳定的互补输出Q,Q。 Q的状态代表触发器的状态。当Input 来到时，触发器接收数据；当Input 撤除时，触发器保持状态（记忆功能）。交叉耦合使

3、得触发器可以保持状态有稳定的状态，能够接收外来数据改变状态，能保持状态。触发器状态的定义Q=0_ 触发器处于”0”态， 记忆”0”Q=1Q=1_ 触发器处于”1”态， 记忆”1”Q=0触发器有两个稳定的状态，可以存储1位二进制数，因此叫“双稳态” (Bi-stable)触发器。既然有“双稳态”，有没有“单稳态”(Mono-stable)？R-S基本触发器时序图时序图(Timing Diagram) (没考虑延迟）RSQ R0, SET; RS00, 11; RS由00 11,下一状态不定 RS11, Q保持状态; S=0,Reset t0 t1 t2 t3 t4 t5 t6 t7初始状态Q0直

4、接置位复位型R-S触发器的不足由与非门组成的R-S基本触发器可以实现记忆1位二进制数的功能。但是由于当R-S端同时为“00”时，触发器状态为“11”，Q和 状态不是互补的；而且当R-S同时从“00”变化到“11”时，触发器的下一个状态不能确定，因此这样的触发器不能直接使用。由“或非门”和“与或非门”组成的R-S基本触发器同样存在这一问题。因此，要对触发器的输入加以控制。这类R-S触发器只是为了说明触发器的原理，实际应用的触发器是电位型或脉冲型触发。例：习题3.4.2 电位触发器(Latch)电位触发器问题的提出：对RS增加控制E (Enable)R-S型电位触发器RSQE1 110 11 01

5、1 00 110 01X X0 Q R SES E RQ 表示原始状态 功 能 表RSQE1 110 11 011 00 110 01X X0 Q R SERSQ _Q QR S 1 0 0 10 1 1 0 _ 1 1 Q0 Q0 0 0 1* 1 * 两种R-S触发器的比较R在Q一侧，R0时Q1S在Q一侧，S1时Q1R-S电位型与直接置位-复位型触发器比较R-S电位型触发器增加了控制端ES=1,触发器置位;R=1,触发器复位，R-S的意义更直观。E=0时，保持触发器稳定状态不被破坏。但是，在E=1且R-S=“11”时, 同样存在不定状态。如何为R-S触发器消除不定状态？_QR-S电位型触发

6、器的输入由R，S双端输入改为单端输入，就不会出现不定状态。DQERSQ_QE电位型D触发器电位型R-S触发器与或非门组成的电位型触发器+QDEE=0，D被封锁，“保持”E=1, 以互补形式进入 “存入” 1 D D D E D Q Q 0 X Q0 Q0 电位触发器的特点电位触发：在控制电位E的控制下接收数据。E0，不接收外部输入。由于交叉耦合的作用，保持原有状态。E1,D以互补的形式进入,Q=D, Q= D，排除了RS00或11的情况，也就排除了= 的情况，不会出现不定状态。由于电位触发器的功能就是保存1位二进制数据，因此叫锁存器（Latch）。电位触发器的时序图EDQ 尖峰被屏蔽当E1时，

7、QD，Q接收D的输入。当E0时，Q保持状态。因此, E1“电位”一到，触发器就接收数据，叫“电位触发器”，“锁存器”(Latch)。电位触发器(锁存器)的应用暂存器(Latches for temporary data storage) 数据的临时缓存DENQ11DENQ00DENQ11DENQ11不同形式的电位触发器(1)QEDE=0,D封锁，交叉耦合存在，保持状态E=1, Q=D, 接收数据这也是电位型触发器E D Q0 x Q01 D D 功 能 表不同形式的电位触发器(2)QEQED当DQ1时，电路简化后会引起尖峰。QED改变画法，就可以看出来有交叉耦合存在。不同形式的电位触发器(3)

8、QED1462E门6门4门2Q(门1)Q尖峰出现的情况：Q=D=1,E负跳变时，门2和门4的输出在门1的输入相与，使Q产生尖峰。不同形式的电位触发器(4)改进：把出现尖峰信号的条件DQ1，作为条件引人电路中，使得Q不会出现尖峰，达到了设计的目的。因为当DQ1时，与或非门输出0，强制Q1，抑止了Q产生尖峰。QED边沿触发型D触发器电位D型触发器比直接置位、复位型触发器好用了，去除了不定状态的问题。但在E1的时间内，仍然会变化多次。理想的情况：希望触发器有统一的时钟脉冲CP（Clock Pulse）的控制，触发器只接收时钟脉冲CP跳变到来时刻的输入。这种是边沿触发的触发器。 Q Q D CPCPD

9、Q特点: 1. CP正跳变时，才接受输入数据。 2. CP1及CP0期间，输入数据 变化不会影响触发器状态。边沿触发器与电位触发器的波形图对比E/CPDQ (电位D) Q (正沿D) 注意：触发方式不一样，功能完全不一样！输出完全不一样！边沿触发型触发器工作原理正沿D触发器内部结构： CP D Q D D 功 能 表 Q Q D CP 逻 辑 框 图 521436CPDQCP0期间，门3门4输出均为1，输入数据D和D可以进入门1门2；在CP 时引入 门3门4，进入由门5门6构成的主触发器。6个门，可以看成三层结构。门2门4, 门1门3, 门5门6组成3个基本触发器。门5门6是主触发器，CP0期

10、间D的变化不会影响它。43CPQDIIIIII5162521436CPDQ若CP时, D=1, 门40, Q=1，触发器记录1。门2门4构成的触发器记忆“0”态,维持门4输出为0; 门4输出和门3相连,阻塞输入D的变化对门3影响,维持门3输出为1。此时即使D变化，也会保持维持门3输出为1。因此，黄线称“维持1、阻塞0”线。D触发器工作原理为什么D触发器只接收CP前沿的变化？为什么在CP1期间，即使D变化，也不会影响输出？43CPQDIIIIII“0”5162“1”写入“1”若CP时, D=0, 门30, Q=1; 触发器状态Q0。门1门3构成的触发器III记忆“0”态,维持门3输出为0; 门1

11、门4输出和门2相连, 使门2输出0，维持门4输出为1. 此时即使D变化，也会保持维持门4输出为1.因此，黄线称“维持0、阻塞1”线。D触发器工作原理43CPQDIIIIII“0”5162“1”为什么D触发器只接收CP前沿的变化？为什么在CP1期间，即使D变化，也不会影响输出？写入“0”D触发器的异步置0,置1功能43CPQDIIIIIICP=1期间, =0,使Q=0;同时要改变触发器II,III 使门3输出0，门4输出1。即使 =0撤除，Q=0也可以保持不变。 也是同样考虑,要接入门2.CP0期间, =0或 =0都可以作用到基本触发器I,直接改变 输出。它们撤销后也能维持状态。1562 可直接

12、置0，置1，称异步置位、复位D触发器的异步置0,置1功能不论CP=0期间还是CP=1期间，只要有 ，就有 当 撤除后，Q=0将一直保持到下一个CP正跳变来到接收新数据为止。Q D CPCPDQD 触 发 器 功 能 表 CP D Q0 1 x x 0 11 0 x x 1 01 1 D DCP D QQ D CP逻 辑 框 图几种常用D 触发器集成电路器件型号 Flip-Flop Type Output Features74 Dual D Q Pre-set,Clear174 Hex D Q Clear171/175 Quad D Q Clear273 Octal D Q Clear374/3

13、77 Octal D Q Output enable378 Hex D Q Output enable379 Quad D Q Output enable Q SD RDCP D Q SD RDCP D74(14 pin)独立的双D FFCP D CP D CP D CP D CP D CP D clearCP1Q2Q3Q4Q5Q6Q6D5D4D3D2D1D174(16 pin)6D FFD触发器和锁存器的比较(1)例: 4位锁存器和D触发器同时接收加法器的结果，但是两种触发器的输出不同。D0 Q0D1 Q1D2 Q2D3 E Q3F0F1F2E F3A0-3B0-3D0 Q0D1 Q1D2

14、Q2D3 CP Q3CPadder4 Latch4 Delay-FFD触发器和锁存器的比较(2)AiBiCPFi Qi(锁存器)Qi(D-FF)锁存器是即时可得,D触发器要延迟一拍才接收到结果。因此D触发器指得是Delay (延迟)，而不是Data。D触发器和锁存器的比较(3)对于锁存器：E=1来到时，D可以不确定；但E=1快结束时，D必须确定EDQ 不确定 可用D触发器和锁存器的比较(4)对于D触发器：时钟CP正跳变到来的时候，D必须确定。CPDQD可不确定 D可以变化 D不能变化D触发器和锁存器的比较(5)两者使用中都应合理安排好E/CP与D的配合关系, 可以躲开D端干扰。D触发器的数据一

15、定要比CP先来，但可以先撤，不会影响触发器状态！电位触发器的数据可以比E晚来，但不能早撤，否则就要影响触发器状态！D触发器和锁存器的比较(6)D触发器可以用作计数器、寄存器等锁存器只能当作寄存器D CP QD E Q锁存器做计数器要严格控制E1的宽度，否则就会一个脉冲计数多次。Q E DQ CP DE锁存器计数存在空翻现象，计数脉冲如果宽了，会计数多次D触发器计数无空翻问题，一个计数脉冲只反转一次。QCPQD触发器应用：移位寄存器D QCPD QCPD QCPCPInput用D触发器作移位寄存器，CP没有到来之前数据已经等在D端门口，保证每来一个时钟脉冲移位一次。只要E=1就会移位，可能会有一

16、个E电位移位多次的情况！D QED QED QECPInputJK触发器 1） JK触发器的逻辑功能 JK触发器是一种功能十分完善的触发器，不会出现输出状态不定的问题。下图是JK触发器的逻辑符号： （a） （b） 图(a)为负边沿触发的JK触发器的逻辑符号，图(b)为正边沿触发的JK触发器的逻辑符号 JK触发器的次态真值表如表所示：JKQn+1 00Qn010101113.4.5 主从触发器 1. 主从RS 触发器（1）主从 RS 触发器的电路结构1SC11RQQ1SC11RQQ11QQSRCLK主锁存器从锁存器F1F2QmQm（2）主从 RS 触发器的工作原理 1）在CP=0时,主锁存器F1

17、的控制门打开,处于工作状态,主锁存器按S、R的值改变中间状态Qm;从锁存器F2的控制门关闭,处于保持状态; 2) 在CP=1时,主锁存器F1的控制门关闭,进入保持状态; 从锁存器F2的控制门打开,处于工作状态,电路根据 Qm的状态改变输出状态;1SC11RQQ1SC11RQQ11QQSRCLK主锁存器从锁存器F1F2QmQm主从 RS 触发器的电路特点：1）CLK脉冲不论在低电平或高电平期间,电路的输出状态 最多只改变一次;(常把控制信号有效期间,输出状态发 生多次变化的现象称为空翻)2) 将主从RS触发器用于时序电路中,不会因不稳定而产 生振荡.主从 RS 触发器的电路符号：1SC11RQQ

18、“ ”称为延迟符号,表示该触发器在CP=0时接收R、S的数据,而在CP的上升沿时,输出改变状态主从RS触发器的特性表和特性方程和RS锁存器基本相同,只是在列特性表时,要加上CP脉冲标志.SD RD Qn Qn+1 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 1 1 1 QnCP（3）主从 RS 触发器的逻辑功能描述1）主从RS触发器的特性表3） 主从RS 触发器的定时波形CLK主 选通 保持 选通 保持 选通 保持 选通 保持从 保持 选通 保持 选通 保持 选通 保持 选通 SRQmQ2. 主从D 触发器1DC1QQ1DC1QQ

19、11QQDCP主锁存器从锁存器F1F2QmQm1DC1QQ工作原理:(1) 当CP=0时,主锁存器被选通,Qm=D, 从锁存器保持原态;(2) 当CP=1时,主锁存器保持原态, 从锁存器被选通,Q=Qm;定时波形图CPDQmQ3. 主从JK 触发器为去除主从RS触发器的约束条件:RS=0,设计出主从JK触发器.（1）主从JK触发器的一种结构和逻辑符号1JC11KQQ1DC1QQ&1&11KJCPKQnJQn（2）主从JK触发器的特点1DC1QQ&1&11KJCPKQnJQn 1) 电路以D触发器为核心,故不存在约束条件; 2) 由电路可见,CP是经一个非门送入D触发器,所以这种 结构的JK触发器为CP下降沿到达时改变状态.(3) 特性表:CLK J K Qn Qn+1 CLK J K Qn Qn+1 Qn 1 0 0 1 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 1 0 1 0 0 1 1 1 0 0 1 1 0 保持置“0”置“1”翻转(5) 带异步清零、置1端并具有多驱动输入的JK触发器。J=J1J2K=K1K2SD ：异步置1 端