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文档简介

1、阶段性考核之一：【平时成绩10分】组合逻辑部分设计型实验报告实验题目设一个实现两个位一 进制数相加的全加器电路学生姓名邹运班级电技12 2学号20任课教师邢晓敏实验成绩完成时间2013-1 1 -30实验题目设一个实现两个一位二进制数相加的全加器电路实验目的本次实验要求学生用多种方案分别设一个实现两个一位二进制 数相加的全加器电路。其目的在于：.使学生深入理解分立元件构成的组合逻辑电路设计过程 ；.通过实验手段，使学生加深对典型集成中规模组合逻辑电路一一译 码器和数据选择器实现逻辑函数这一知识点的理解。.时初步锻炼学生的动手实践能力。1.用分立元件设计完成该功能电路。具体要求：(1)试用2输入

2、与非门芯片实现该电路；【要求指明所需芯片型号、 功能和具体数量】(2)试用最少个数的芯片实现该电路。【要求指明所需芯片型号、功 能和具体数量】(3)以上两方泵只需用Mult 1 sim仿真软件仿真头现即可，无需到头具体实验要求验室进行实物搭接。但在该实验报告中要求必须有完整的设计过 程和仿真电路图。.用3线-8线译码器7LS 138设计完成该功能电路。【要求指明所需 芯片型号、功能和具体数量】.用双4选1数据选才器7 4LS153设计完成该功能电路。【要求指明 所需芯片型号、功能和具体数量】.以上1、2、3规定的实现方案要求都要用数码管来显示十进制的 计算结果。.上述2、3两种方案的实现既要有

3、 Mul t i s im仿真实验过程，又要 求到实验室进行实物搭接。在该实验报告中要有完整的设计过程、 仿真电路图和实验调试过程。.总结本次实验的收获、体会以及建议，填入本实验报告的相应位置中。【收获、体会必须写！】设计过程,用分立元件设计完成两个一位二进制数全加器 方案一：用2输入与非门实现根据输出函数中的异或关系，用四个与非门构成一个异或门。再用异或门和与非门实现全加器的加和S与进位C (i )。全加器逻辑表达式:5开=48工” L + 4产/开 i + 4当g i + XJTBnC. jG - 1 + AfiBjiCn - i + AnBnCn - i + AnBnCn _ jCO A

4、 A B A B B CI AB真值表如下:4当C-1a0000000110010100110110010101011100111111.所用器件：74 L S00N* 3四2输入正与非门.仿真实现过程：A.完成异或运算的4个与非门的连接；B.全选复制粘贴形成第二个“异或门”，连接两个“异或门”实现求和运算；C.放置第9个与非门；D.放置74 LS4 8与数码管,将运算结果与7 4LS48输入端连接,74LS 4 8输出 端与数码管连接；E.正确放置3个单刀双掷开关，完成 3个全加器输入端的连接；F.放置电源V c c ,分别与3个单刀双掷开关的一端连接，并与7 4LS4 8的全部 使能端连接；G.放置数字地G ND分别与3个单刀双掷开关的另一端连接 ，并与7 4 LS4 8

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