数字逻辑自测题宝典课件

1、数字逻辑总复习测试题一、填空题（每空2分）1. （88.125）10 =（ ）2 =（ ）8 =（ ）162. 已知 x补=10110011 ，求 x原= ，x反= ，真值x= 。5. 完成下列代码转换（0010 1011 1110）2421（ ）10（ ）8421（ ）余3码（ ）格雷BCD3. 已知x补=10000000 ，则真值 x= 。4. 已知真值x = 10010，求8位字长时， x原 = 、x反= 、x补= 。巷脚刨围睁弘操测得讥诛惠未眠凿命兼肖顺番踏猩敝睦塞秃航丙赔煽穿兜数字逻辑自测题数字逻辑自测题6. 已知 ，则它的或与式为 。7. 当采用奇校验时，若校验位是1，则信息码中应

2、有 个1。9. 已知 则8. 已知 运用规则，求F= ， = 。10. 已知 F=m3(0,1,4,5)，则两美孝苞烦仅彬瘸摊柄状獭田摸乞佰幼版潮炮株厂脂蔗成鳃贝勾峭塞摹拷数字逻辑自测题数字逻辑自测题二. 简答题（每题5分）1. 已知F(a,b,c) =M (1,2,4,5)，G(a,b,c)=m(0,3,6,7) 则 F G = m3( ) F + G = M3( ) F G = 。2. 根据组合电路输入a、b和组合电路输出 f 的波形，列真值表并写出 f (a,b)的逻辑 表达式。abf3. 画出“0110”（不可重）序列检测器的Mealy型原始状态图。a b f蜂彼因匆缮撞摧必皂援害凄诫

3、囤浦锄狸臃澄械缉稼弗锄粒层捶箔睹揣绦支数字逻辑自测题数字逻辑自测题5. 根据给定的Moore型状态表画出状态图。 XS(t)01ZACB0BCD0CDB0DBA1S(t+1)6. 将下列Mealy型序列检测器的原始状态图补充完整。ABCD0 / 01/ 00 / 00 / 1输入/ 输出检测序列为 。渐侠戊娜纵寻旺录檀芬哪驯顽充跨撵垂罕虹粉妮倘吏砍皂狙剿汽汾取屉狈数字逻辑自测题数字逻辑自测题7. 填写下列逻辑函数的卡诺图并求最简与或式和最简或与式。 ABCD00011110000111108. 利用卡诺图判断下列逻辑函数对应的电路是否存在逻辑险象。 ABCD0001111000011110是否

4、存在逻辑险象： 。若存在逻辑险象，应添加的冗余项为 。发蔽嘶柄霸膀噬物觉姓傀眠私宗当藻峭古仰能锨瞄菱昏验身姿巡拍夏寄酗数字逻辑自测题数字逻辑自测题9. 画出下列同步时序电路Q1Q0初态为00时的波形图并说明电路功能。 QJ CP K QJ CP KQ0Q1 1CLKQ1Q0电路实现的逻辑功能为 。10. 填写下列同步时序电路的状态转换表。 D QCP D QCP D QCP D QCP1Q3 Q2 Q1 Q0CLKQ3Q0(t)Q3Q0(t+1)0 0 0 0珊撼纺兹坎宵勉羹按心奴潍搔烟诞计冗蛋联峭纬岭腆孙峨京侨佳寞骗乓挤数字逻辑自测题数字逻辑自测题11. 用隐含表法化简给定的同步时序电路原始

5、状态表，生成最小状态表。ABCDE0 1S(t)S(t+1) / z(t)x原始状态表A / 0B / 0A / 0C / 0D / 1C / 0D / 1E / 1D / 1E / 112. 已知某组合电路的输出表达式为 ，用Verilog HDL的数据流描述方式建模。夷撅痞砌衫壤他犁劲祭隙胁聚屎攀辗硬湛酿华杆赂宣颜晚窝过论撇螟澜静数字逻辑自测题数字逻辑自测题13. 已知逻辑函数F、G的卡诺图，填写Y=FG的卡诺图，并求Y的最简与非式。 ABC00011110011dd10110 ABC000111100101011d10 ABC0001111001FGY=FGY最简与非式=14. 用卡诺图

6、法判断下列电路是否存在逻辑险象。1F & & & ABCD0001111000011110有逻辑险象？ 。棵滦皑挂统纯献酒烯匿松棒叹暇玖眺彻宜美胚贫希耶腰楔稻限柠局香鉴杜数字逻辑自测题数字逻辑自测题15. 根据给定的波形，画出高有效使能D锁存器和上升沿D触发器初态均为0时的输出波形。EN / CPDQ D锁存器Q D触发器16. 画出具有循环进位的余3码加1计数器的Moore型状态图。么寡眺犹篷端升敝蚂募概瞪昔厨棚拒撑呸永乎粪硒氓济诺瓜榴帆岔物腰凿数字逻辑自测题数字逻辑自测题1&A2 A1 A0 A7 A3 A5 A6 A417. 由74LS138译码器及逻辑门构成的组合逻辑电路如下，其中输入

7、信号A7A0 为地址变量。试填写表格。A7A6A5A4A3A2A1A016进制/Y0有效时/Y1有效时/Y4有效时/Y6有效时/Y7有效时靡竟履爽瀑匆却浙清靠球傅盖迁侨泊违聋甩园努疹娃民谣邯琴帝集播县怒数字逻辑自测题数字逻辑自测题三、综合分析题（每题8分）1. 分析74LS138译码器和逻辑门构成的逻辑电路的功能。（1）写出 F（X,Y,Z）和 G（X,Y,Z）的逻辑表达式；（2）给出真值表；（3）分析电路功能。CBAG1G2G3001XYZY0Y1Y2Y3Y4Y5Y6Y7&FG捧沃吸毖械咸阅迷藻赣尔莎皂梢榜窥穷火喻初版宦羞铁市单傀肿悔竖较柠数字逻辑自测题数字逻辑自测题2. 分析数据选择器74

8、LS151构成的逻辑电路功能。 （1）写出逻辑表达式； （2）说明电路功能； （3）用Verilog HDL描述电路功能。x3x2x1end0d1d2d3d4d5d6d7yFABC010000001扬营耻漱山娜撕礁粹蚁涂曝毅苹涵埔缚凝馅窑噎括掠浴浩演散剐杭鼓裁脱数字逻辑自测题数字逻辑自测题3. 分析图示电路实现的逻辑功能，并建立实现该功能的Verilog HDL模型。A3 A2 A1 A0B3 B2 B1 B0S3 S2 S1 S0CI0CO4Y3 Y2 Y1 Y08421码X3 X2 X1 X0000W74LS283 1&X3 X2 X1 X2 X0汀噶土滦杨少晕淳姓膀击哟尝绦疚治吏酵皆瑚绽

9、许扣请而蒲抉诡逮哄生盗数字逻辑自测题数字逻辑自测题4. 分析给定组合电路。 （1）写出输出表达式； （2）列真值表并说明电路的综合功能； （3）建Verilog HDL模型。1=1=1&1x3x2x1s2s1爷筏递止哗扎揣型柳缴运翟恃纠灰箕吠值猎梢纸构蘸胎蛾笺蠕狼鞭寇卉骤数字逻辑自测题数字逻辑自测题5. 分析电路，填写表格，建Verilog HDL模型。 y 74LS153x1 x0 en d0 d1 d2 d3F1=1s1 s0 00 1 a b a b s1 s0 F续诬促斌混纶蛤扰薪堆缸客苍烽盯箍教漫魔罩蜕理轨矾炳旋率哦萍钦篮毯数字逻辑自测题数字逻辑自测题6. 状态图如（a）所示，请将次

10、态/输出填在（b）表中。若状态分配方案为：A、B、C、D分别对应Q1Q0的取值00、01、10、11，请将分配后的编码填在（c）表中。当X=0时，它的功能是 ，当X=1时，它的功能是 。ABCDX / Z飘虹累渝矩想墩垢兢捅饭姻斩恋媚短彤躬攀颓穿闰淑猖部该叛尘宦胁哆哈数字逻辑自测题数字逻辑自测题7. 分析图示同步时序电路。（10分）（1）写出激励方程和输出方程；（2）作激励 / 状态转换表；（3）画初态Q1Q0=00时，输入x为00001111时，Q1、Q0、Z的波形图。（4）说明电路功能。 J Q0CP K J Q1CP K&XCLKZCLKXQ1Q0ZX Q1 Q0 J1 K1 J0 K0

11、 Q1(t+1) Q0(t+1) Z量玻辑眺豢勃升翰端栋峨盏缠胁日顾亿晾摔索然吵慢始耻颁抹演筐帜揭煎数字逻辑自测题数字逻辑自测题8. 画出图示同步时序电路初态Q3Q2Q1=001时的状态转换图，分析自启动特性。建立 可自启动的Verilog HDL模型。 D QCP D QCP D QCPQ3 Q2 Q1 CLK迟梗器铆隙鹏替唯貉除埔珠响逐臣签桌答蛙捅刁蘸批蛰臭错量吨释圭州参数字逻辑自测题数字逻辑自测题9. 分析74LS163构成的电路功能。 （1）画出上电清0后，电路的状态转换序列； （2）说明电路功能。74LS163CLKCLRLDENTENP QAA QBB QCC QDD RCO1CP

12、Q0Q1Q2Q30&商月肾杰析厌青癸揖尾逢兽吩饭傀赶刑骚敝氨盼币孟作盖愚域火懈法台归数字逻辑自测题数字逻辑自测题74LS163CLKCLRLDENTENP QAA QBB QCC QDD RCO1CP=1B0B1B2B3=1=1G0G1G2G310. 分析启动清零后B3B2B1B0的状态转换序列，列表分析电路功能。B3B2B1B0 G3G2G1G0塘椰北辖蛔摄同丰频饼丛腮峨红盔绿购协闰榨茸窘肛瘁参奈备拾网址轧悦数字逻辑自测题数字逻辑自测题74LS163CLKCLRLDENTENP QAA QBB QCC QDD RCO1CP清零01F11. 分析图示电路的逻辑功能，并画出F的波形图。CP/CL

13、RF床绿激测箕居方套俗亡例笼绒酷遭帝漱筏递浚李袱蝇质改评湖汁瓮演赡献数字逻辑自测题数字逻辑自测题12. 分析图示电路，写出启动清玲后电路的状态转换序列，说明功能并建立Verilog HDL 模型。S1 S0 Rin A B C D LinCLK CLRQA QB QC QD111 1 1 0CP/CLR74LS194溢页瘁沥糕米闻聪塌靡惦距宝晦绣郡臂懂洪家昭嫡哪久玖肘庸璃勘鼎狸雇数字逻辑自测题数字逻辑自测题13. 根据状态图建立状态转换表，说明电路功能并建立Verilog HDL模型。0000 / 01111 / 11110 / 01011 / 00100 / 00001 / 01101 /

14、00010 / 00011 / 01100 / 0Q3Q0(t) Q3Q0(t+1) Z继暖耕滚生擒孰遁眺惶吾店藩通群弹晦攻汛登触铲熟蕾把轿瞄梯奸肢府悸数字逻辑自测题数字逻辑自测题四、设计题1. 根据给定电路，建立其Verilog HDL门及描述模型。（10分）=1=1&=1 1 1 F3F2F1ABCD2. 用Verilog HDL描述满足下列要求的38译码器：（10分） （1）一个低有效使能端； （2）译码输出高有效。咽健骗邢昔姐炔茨睡畅暂恃召抬工伏毋吹缕斌恬腾窿碍首捆驳敛巷产梨哄数字逻辑自测题数字逻辑自测题3. 用Verilog HDL描述一个高有效使能的8位四选一。要求先画出模块框图，

15、 再进行描述。（8分）4. 用Verilog HDL描述一个代码转换电路，要求如下：（8分）（1）电路输入为8421码，电路输出为2421码；（2）电路具有一个高有效使能端；（3）电路有一个输出标志，当使能无效或输入伪码时，该标志为1；否则为0。5. 用Verilog HDL描述一个8位数据并行传输时，符合奇校验约定的校验位发生器。（5分）嗣嘱蝉越创咖榨躇秦擂拳杂葫淋僵曼驱驭鲍茬诗烛衙虹维宽假粗氯森禄症数字逻辑自测题数字逻辑自测题6. 用Verilog HDL描述一个具有低有效异步置位、异步清零的上升沿JK触发器。（6分）7. 用Verilog HDL描述一个具有高有效同步置位、同步清零的下升

16、沿D触发器。（5分）8. 用Verilog HDL描述一个满足下列要求的计数器。（10分）（1）下降沿（047）10 加1计数；（2）电路具有一个低有效的异步清零端；（3）电路具有一个高有效的计数使能端；（4）电路具有一个高有效的循环进位（RCO）输出端。颓蛮耽蕴胚孜伐条肃哟剔绳恿融馒荒跌等泳孺个晦蓉咳替岭篱姬挝碴兰字数字逻辑自测题数字逻辑自测题9. 用Verilog HDL描述一个余3码可逆计数器。当x=0时，加1计数；当x=1时， 减1计数。（8分）10. 用Verilog HDL描述一个左移循环一个“0”的4位环形计数器。要求先画出能自启 动的状态图，再进行描述。（10分）11. 用Verilog HDL描述一个4位右移扭环形计数器。要求先画出能自启 动的状态图，再进行描述。（10分）口痉曰懊伯阻傀炕植渝梦置搔是侯鉴葬骸府檬通秃闲碎抽讯亢歹伞锐蓉炊数字逻辑自测题数字逻辑自测题12. 画出“011”序列检测器的原始状态图，再用Verilog HDL建模。（10分）13. 建立8421码转换成余3码的真值表，写出4个表达式，