FPGA设计实验Quartusii实验报告样式

1、FPGA设计实验一：基本组合逻辑电路的设计一、设计目的（9分）（举例）1.掌握基本组合逻辑电路的实现方法。.初步了解两种基本组合逻辑电路的生成方法。.学习测试模块的编写。.理解F PGA （主芯片名称）结构特征、掌握F P G A实验开发软件的用法。5通过综合和布局布线了解不同层次仿真的物理意义。二、实验设备：（1分）安装了 Quartus II和Modelsim的PC机，*公司实验箱（开发板），其FPGA芯 片为*三、实验原理或设计思路（10分）1、实验原理（举例）二位数据比较器的原理框图如图2.1所示。input A, B, C, D;/input S0,S1,S2,S3;reg Y;al

2、ways (A,B,C,S0,S1,S2,S3 )begin /if (S0=0)Y=A;/else if (S1=0)Y=B;/else if (S2=0)Y=C;/else if (S3=0) Y=D;/end/endmodule四、仿真波形及分析（10分）波形仿真图A比我 岩AtQBCLKAl TBRST图2.1比较器电路符号引脚说明：A、B皆为二位信号；CLK为时钟脉冲输入；RST为清除控制信号。AGTB :当AB时，其值为1,否则为0;AEQB :当A=B时，其值为1,否则为0;ALTB :当AB时，其值为1 ,否则为0；AEQB :当A=B时，其值为1 ,否则为0；ALTB :当A

3、B时，其值为1,否则为0；2、设计思路（举例）本比较器比较简单，既可以采用行为描述方式，也可采用混合描述方式进行比较器的设计， 首先定义比较器的输入、输出端口信号及其数据类型，接着进行比较器的功能描述，其功能 描述具有以下特点。三、Verilog HDL源代码设计及功能解析（30分）module MUX41a （A,B,C,D,S0,S1,S2,S3,Y）;/ 模块名称为 MUX41aoutput Y;/定义丫为输出信号定义A,B,C,D为输入信号/定义输出端口信号 Y为寄存器型变量块语句起始当 S0 =0 成立，即（S0 =0）=1 时，、=A当（S1 =1）为真，则Y=B;当（S2 =2）

4、为真，则Y=C;当（S3 =3）为真，即Y=D块语句结束njTirrLrLrLrLTLr_rimq 皿 to a ls so. o /Ou ioc. dC7由上图可以看出：（1）当Set=0,Clr=1时，Clk及Clr均无效，触发器置 1,此为异步置位；（2）当Set=1,Clr=0时，Clk及Clr均无效，触发器置 0,此为异步清零；（3）当Set=1,Clr=1时，触发器在 Clk上升沿时接收 D信号，实现D触发器功能；（4） Set和Clr两个信号同时为 0是不允许的输入信号，Set、Clr的取值应遵守约束条件 Set、 Clr禁止同时为低电平值。五、Rtl图（或状态机图）（3分）本程序的Rtl图如下所示，由图可以看出此 Rtl级电路图包含2个D触发器，1个与门， 且其输入输出信号变化规律与仿真波形图完全吻合。Q0六、引脚适配表（2分）LocatorNode -JarreOugtCWfpJt根据实验室所配置的实验箱接口对照表，本实验采用Cyloone EP1C12Q240C8 FPGA器件，第28脚可绑定全局时钟，第240引脚绑定全局复位按钮，D输入信号可用拨档开关模拟， Q、Qn输出信号可用LED灯