AlteraPCI_mt32说明

1、Altera PCI_mt32 说明特点1、连接 Altera 的 pci_mt32 MegaCore功能模块和 32 位 16MByte 的 SDRAM 模块2、提供一个32位PCI主和目标模式提供级联和非级联模式的直接存储器读取( DMA： direct memory access ) 4、 用参数模块库(LPM: library of parameterized modules )的 FIFO 功能 5、 利用 Altera 的SDR SDRAM 控制参考设计一般描述：参考设计是一个设计模型，主要描述的是连接当地的逻辑和pci_mt32功能模块和SDRAM存储单元。DMA引擎的被植入到当

2、地逻辑中是使pci_mt32作为一个总线控制器。当数据在PCI总线和SDRAM之间传输时，设计植入了 FIFO连接模块以解决延迟的问题。Figure L Blodi D/amLocalInlerhaceBu$Lwvl1门二：LK1I Ma stefftuimeleriKil CoM 窜 ratwiLocal Am4/ DM/ Commindz 邮学 EnableP.救 中CIConra-MttrConlraiLogicT中CoMmlLogc口皿 Ph FIFOifiCMfrSDflAW FlfpEDRAM-tPCI FIFOMaster控制逻辑、图1显示的是参考设计的高级对话框。参考设计包括以

3、下几个部分:Target控制逻辑、DMA引擎、Data Path FIFO 功能模块、SDRAM 接口Master控制逻辑当pci_mt32模块被用作为一个主动模式，master control logic 就和DMA引擎连接来控制 PCI master 过程。在 PCI 主动写期间，数据流从 local master至U PCI bus 。 master control logic 主要包括以下内容：1、提供PCI总线的状态给DMA引擎2、和pci_mt32功能模块联系来处理PCI master写3、将数据从 SDRAM-to-PCI FIFO 传输给 pci_mt32在 PCI 主动读期间

4、，数据流从PCI bus 到 local master 。 master control logic 主要包括以下内容：1、提供PCI总线的状态给DMA引擎2、和pci_mt32功能模块联系来处理 PCI master写3、将数据从 pci_mt32 传输给 SDRAM-to-PCI FIFOTarget控制逻辑当PCI function作为一个目标，pci_mt32功能模块提示目标控制逻辑来进行target过程。(1)在 PCI target 写期间，数据流从 PCI 总线传输到 local target 。target control logic 主要包括以下几个功能：1、和pci_mt3

5、2 功能连接来处理 PCI target写2、数据缓存，这些数据是由PCI总线上的设备写给 PCI-to-SDRAM FIFO3、和SDRAM 控制模块连接来读 PCI-to-SDRAM FIFO的数据，并且写 SDRAM(2)在 PCI target 读期间，数据流从 local target 传输到 PCI 总线。target control logic 主要包括以下几个功能：1、和pci_mt32 功能连接来处理 PCI target 读2、和SDRAM控制模块连接来抓来自SDRAM的数据3、将数据从 SDRAM-to-PCI FIFO 传递到 pci_mt32DMA引擎DMA 引擎和

6、master control logic 、the data path FIFO buffers 和 SDRAM interface 相 互连接，来处理DMA transfer 和SDRAM 之间的数据。DMA引擎包括以下几个部分：DMA控制逻辑DMA控制逻辑、DMA寄存器、DMA descriptor FIFO 缓存DMA控制逻辑包含 以下几个功能：1、给master控制逻辑提供控制信号，来提示它在需要的时候申请PCI总线2、触发一个新的通道给 SDRAM3、监视 data path FIFO buffers 和当前的 SDRAM 通道4、监视DMA寄存器来初始化新的模式5、 在级联模式下载

7、入 DMA 寄存器中的地址计数寄存器 (ACR:address counter register )和位计数寄存器(BCR:byte counter register )6、更新DMA寄存器中的中断寄存器(ISR:interrupt status register )和控制状态寄存器(CSR:control and status registerDMA寄存器设置DMA引擎中的DMA寄存器可以初始化 DMA。这些寄存器是内存映射到pci_mt32功能模块的BAR0 。 DMA寄存器可以在目标模式的情况下通过直接读取内存映射的地址直接控制。这些寄存器必须通过 PCI总线上其他的主控写。 5个DMA

8、寄存器定义如下1、控制状态寄存器2、地址计数寄存器3、字节计数寄存器4、中断状态寄存器Control and status register (CSR) Address counter register (ACR) Byte counter register (BCR) Interrupt status register (ISR)5、当地地址计数 Local address counter (LAR)DMA Descriptor FIFO当DMA配置成级联模式时，DMA Descriptor FIFO缓存为一系列的字节计数和PCI地址序列提供存储空间。Descriptor FIFO缓存的大小

9、为256*32 ,它能够在一个链中持有高达128种DMA模式。这种FIFO缓存写入时必须包含字节和地址对，并且必须是级联模式下开始DMA前被PCI总线上的其他 mater或host写。DMA控制逻辑在处理链中下一个DMA模式前读descriptor FIFO buffer来抓取字节计数和地址分别传到BCR和ACR。Data Path FIFO功能模块数据路径FIFO缓存被用来SDRAM和PCI总线之间的缓存空间。FIFO的缓存是用SDRAM 高速情况下的延迟问题。参考设计中有以下两个FIFO缓存：1、PCI-to-SDRAM FIFO (128 x 32)2、SDRAM-to-PCI FIFO

10、 (128 x 32)SDRAM ControllerSDRAM 控制器控制来自SDRAM 模块的读写操作。SDRAM 控制逻辑包括 Altera SDR SDRAM 控制和链接 DMA engine,data path FIFO buffers,主动控制逻辑， 目标控制逻辑和SDRAM控制器的交互逻辑。功能描述在参考设计中的 Pci_mt32功能模块中潜入了两个基地址寄存器( BARs: base address registers ) :BAR0和BAR1 。 BAR0设成1M的系统地址空间来映射当地的读/写寄存器和描述FIFO缓存。BAR1设成16M的系统地址空间来映射16M的SDRAM

11、 moduletarget模式Table3描述了参考设计中用在pci_mt32模块中的当地信号。如果想知道pci_mt32功能模块当地信号的更多信息可以参考PCI MegaCore Function User Guide物场 3T. Ln&al T群口网action Status 前诡如仅 隔7IL。ffil D&finllfanBit NumberBHNainsDescriplion5.0fcar hit 5 . Q曲国 add阳黄曲创 hit.鱼的，Ung bir hit 5 . 1 0 indicatesth冉t the PCI抑i白tnRs that ol awddt京“不 rgist

12、ei 件ttifttlhc PC| MftcjftCorft ftmcrion h昌寿 rLmrri世diheEachtltn Ihe hir_nit b . , ；used foi the conesDondir gdar_hit Qi and b*r_hit 1 are 9$ert$dto indicu帕 1曲：甘w pci_mtG4 jikJVegaCor咐 funMlo吗havR Lninirrij i|ih lirti sadic iWh电i BAA1 j(ij BAR2 ar号 ustd lu jriiplHmen： a 64-b 1 jaa a&hd等b iryisteL bdt

13、_hit 1 andbr lLit. 2 Air.的bwludto indicate ihat th3rwl 、-工_卜 4 M-*gflCore hjnrthnflhiQ*e chimed The war婚ctoa6xp_rdirm1 Mtteu Vie 匚utrvnt 1鹏门$a匚15i$ 64 U*%. M h iidiiMlion is aciiw ndfhb 制伊M 小 k)/z th也 curwE tEn专ertien 傅32 bfb- This bit 赤 rescived tor的壮 pci_t22.8tj_g cc*? *a slfl-getgfthen j PCI targ

14、et a:cees ic in proecs.0burst_tTAnsBurot imriDOOtion. When aooortod, Thio signa： indicatoo that the curreni target Trans4cl on 修口 burL This signal 怆 k骅513d if the PCI iC。- fur ctv detulb Lxth ft agii dixl i _.：“ hijw s risssrled ai the ?wr看 hm巴 during the first dflta phfis.10PCI rAnst-i TIur4叼门闻r丸代券

15、d ：n :nT七a修thm 巾一通中*由 iu8C8fUi dam TfanofoT on the PCI side during the prwiouo clock cycle.11dac_cycOu a II addre$ cycte When a&serted. this $iqmal Indicate $ Itiat ttm currepil triMi/idtion iw ijsing a di旬 律rk*导台 /4明z. Targel Refefence Designpcs制Tgu4Camra LoqkOATA RA T mi f mT KVUMiFCI FFOA I 7 JM-

16、jr 1 -CfflTtnuinaflUifl电1善裸外Elwitiii fiulI l :i5*I !nn n-. -B1M*3O,-2 VWHOEii 11411 01在PCI从模式时的地址区域， pci_mt32 功能模块将传来的这些 PCI的地址和存在 BAR0和BAR1的地址比较，假如解码出来的内容和存储在 BAR0和BAR1的保存的地址 空间一致，则功能模块会申明 PCI总线上的devseln信号来申明所处的模式。在从模式被申明后，pci_mt32 将申明当地的lt_framen 信号和相关的lt_tsr11.0来 告诉Target Control从控制逻辑已被申请。从控制逻辑用在

17、 pci_mt32 的l_adro19和lt_tsr1.0信号来决定当前模式是否需要 SDRAM、DMA寄存器、DMA FIFO 缓存。从逻辑同时还会解码l_cmdo3.0来决定模式是否需要对内存模块读写。在从控制逻辑中的 command/address/data 模块（CAD）用模块中的相关数据路径输 入来提供数据给 Target Control 和数据路径FIFO缓存。CAD用来自从控制和数据路径 FIFO缓存来提供相关数据给 pci_mt32功能模块的当地端。CAD模块对于从控制逻辑和主 控制逻辑来说是一致的。PCI Target Memory Read.由于SDRAM需要16个时钟周期

18、来为 SDRAM-to-PCI FIFO 提供最初的数据， pci_mt32函数将lt_discn 置为有效，然后立即发出一个 retry信号。所有存储空间的读周 期都被当作延时交易处理.在等待SDRAM-to-PCI FIFO数据量被写到一个预期的数量时，所有的存储空间target交易都被retried ,只有内部寄存器的target access 才能被接受.当数量满足后，target control 将lt_rdyb置为有效，接收存储空间读周期，地址和retry 的读周期地址一样.从SDRAM-to-PCI FIFO读出的数据被送到 pci总线，直到pci_mt32 将lt_framen

19、 置为无效.如果FIFO里的数据低于指定值且 SDRAM不能及时的提供可用数据，lt_discn将被 置为有效以终止正在进行的target read 。之后，master将来读取剩下的数据.在lt_framen 信号被置为无效后，SDRAM-to-PCI FIFO剩下的数据将被扔掉且fifo将被清空PCI Target Memory Write. Local control logic 向 PCI-to-SDRAM FIFO 写数据，直至U pci_mt32 函数将 lt_framen 置为无效. SDRAM 从PCI-to-SDRAM FIFO读取数据直到读空，target交易才终止.如果F

20、IFO被写满，lt_discn将被置为有效来停止向FIFO写数据。Master将重新初始化一个写周期来完成剩余数据的写.在target写交易被终止时，所有的 target存储空间交易都被 retried ,直到SDRAM controller 完成了剩余数据的写Master模式主交易中使用的信号Table 4 Signets Used in Master Transactions (Part 1 ofZ)Typ。SignalDewriphonpath in pull_diLoulinput. This- qn&l 祖 a locsl-jide tim multiplexedaddrs dai4

21、 bu$ Djringactions rhe Iota dmustprevrdeddr* on thii bu -vii*n len adr acknn &rtd Data if drivanon thi but from beal 筝id* duTing nriattvr wrt# trans3Ui=i.l_cbenlLocal 8mm寸byte enable input. This bus $ 日 local-side tim* mutip：xd camrnandr&/l* naD but During master Era日ebon零.th0 kcl tida mu制 provide t

22、he command on 亡匕包nnti噂H lm_adr_.ickn it aaserted, The locaf mastermust provide Ihe tyte-enable valu，on 1 cbrtni during 中，next il*ck aftr ltn_adf_ickn is口*0ip Sth ouiputIditoLe4l date cutDdt. Th PCI function drives dta cn this uuf during iccil- ide initiated maater r白ad transactionLocal maslsrccrtrcl

23、 inpulslen re?ql2nLocal maitar requestdata transaction Th tocal id# auerti thiA事gnu Io r&queml qv/hership cf the PCI bus lar a 3二-9 t master transactcrImrdynLocal master ready. The local uda assorts tba Im rdyn signal to iinditat* a valid date input during rAtter v/rite. of ready to Accepi data duri

24、ng a master radfLocal masterThis sigris： is crNan by the local sid to总qug4t thefunction ma才tintrfac* to rd th* curtnt tr4n4ctbon. When tri* IabI side dssvrts (hit signal itie medfunctari master interface deasrts f r-j,men a$ soon, as posable and asart5 Lt_rd.yi. to indieaie that ihe tast daia phas h

25、as begunLccal mastercentre outputsIT .1：lV_irkTllocal nnascer address acKn巾Th* PCI function asBartsIm adi ackn to ：ti loca nd ! ad;no a 0g Eh rqusid niastr tran$acticn During tfie same c：ock ccieis aswrtedllow ihe loca siiie mus? prode the liansactioi eddrcis on 1he t 一国dt bu nd ine trnection commen

26、d on the l ebeni.1 厘 AdenLcjtti： ma期。r uchfciu曰dg The PCI fnetjor 曰5工耳He 货值 *ig口1 tc indicate valid dat事 output during 导 master read, ar reedy Id occest data during mttt*r w仲ln_x mLocal m日冢。r d8l0 transfer. Th& PCt funci；on assana s后 signal when a d独a lrn$f$r on the low帛ig 占ful during a ea知变 ir电nxut

27、2mlfi_tst &. .0Lccaiiram&ction tatu* r&gi对白r TN4包 gn却& infaim tint ac&inteaee he prorass of Ihe transact on本地主交易状态寄存器lm_tsr9:0定义Tt)ie 3-1Q. pciA pdLocal Mosier nansctton Stutns Regfsier (Im tsft9Bit HiiinkerBil NaniEDescription0中*。tRquedt. Thlu signal irxlthH Ih+ i_rt4 ar p3i_ir；tl2 luncliun 国 四1依斓|

28、烟 昨岫*卜屿1丽。1 UilPCIi：ia幻，(iiq i匕工/甲L4&iidl3Th0i,(=,.u-st bA 喀 not ftissrted if th# following 片 true: 1 he PCI tds arbrt*r hA5 parked on tha peint4 or pcinfc32 funchon and the gntn shgrtai 1$ airoaay aaaorld whor (he fundion roquocu irastorship at tho btc；.1 (1)grsntGrarii- Fhn; t：gnal &actKG otter th

29、e pc二_溜二 l4 ottun:tF；n hasdeicted ihai ?ntn 1 匕 aecedl2 GAd dross phnoo. Thb g gncJ io active Suring a PCI nddreuz phazo vvhflrc pcz. nt *4 or pci T.t 32 ic ihtf bu j rr.aHr3dat-phaaeData prm;a. Thi5 a加 1 电口hwothe pci_mtc 4 or pcL_nat J J tuncticnt i n dta umfer inode. 1卜号 signm i$ mth we after 甘阳 a

30、dd金等、。曲se GSAfc! FiF lSmMJ，, 口门 F萨白 Eilfr In，”uply re&e怙 drra_t - and id_leaded jbits 3 and A of iSRj The flush bit resets itself thsrefofa. itafAaysrohen read. The flush b 1 shouid rover be v；hon tlic dm_on bit is sot bctinusi? n OMA transfer .5 :n ?rograse2Reserved,3writeReacr.Wnl?Mernory reaiwr t

31、e . Ihe il*? b t delermmes he d helion of the 口 M 肉 transfer. Wheni$ high, the data Hows hom tfie SDRAM w PCIbus i；masT&rv/frte v/rwr i daja:a flows fromirue PCI i) js tothe S0R.AM4dniEi_GnaRoacVrta口MA enable 内1xm hijb, cimn driq mtermpl5td ci isR 由 ac WriteTrarisfnrcomplete in：fimjpt dtsable. ?Vfie

32、n h gh. tc 一nt d satXds dni _tc ibil 3 u”ht： ISR) fio7 on is 故 Under normal conc bons u.e. DMA 序 enabled aid ro error is pendirgk dm&_ on ts seta write transaetton to 密。ACR occurs via atarget ivntt.7一一ReseTved.8chnin_白力启Chaining nrod enable Yh high tJuhi ena in4ieThat Ide currant DMA 侑qu+E n irt eha

33、mirg nrode and t2 CMA d#虻ript/ FIFO butler tiEiB the inloctikilkon tor the SNR tr;ir sfer5ACR定义The ASR contains the PCI bus address for the current memory transfer and increases after ever y data phase on the PCI bus. It must be written last when setting up the DMA registerTable 6. DMA Address Count

34、er FormatData SitNameRead/WriteDefinitionk.OACRReadGround.31 2ACRRead/write30-bit counterBCR定义The BCR holds the byte count for the current DMA memory transfer and decreases (by 4 bytes )after every data transfer on the PCI bus. The BCR can be written/read by the PCI bus master.Table 7. DMA Byte Coun

35、t&r FormatData BitNameRead/WriteDefinitiont.oBCRReadGround.16/BCRRead/Write15-btt down counter31.17UnusedISR定义The ISR provides all interrupt source status signals to the interrupt handler. The ISR is a read-on ly register and can be read by another master on the PCI bus.Jdbir 8 intornjpt Statu、i otn

36、tal (Part T W 2)Oala BitMnumuntcRomd/WUt。Minilion.m _p利dInltrrupl ptruhnq, Th* DMAto iiHliCft*ih| iti* DMA interrupt et perxiig. Th* +，二t 中启解，ar* rt i pjt 1 ond dm.t r ciirrjjtiidRttidEMp+nd才g Wher i *- i |nd intficitas TBt an arror hM QCCMrrtdHi* DMA ri|,13i/ Irflrslwi h* intt ipt fandUJmukt r*d tt

37、i PCI connguratton ttaiJt ftgiMr and *r th* 1 0pSpriM* Bid Any on* M 情, lolc mg PCIf*grtr bittaitvrl r r -*, ti 1 uH ： /hi 1 t u I it ： t and 山j1 ?AL vi r1 , *fitjrqR”dint-rr*p，rgu*，i, 口h，n hh i n： t .； rudicatvt Ittatth* Iocsm intAfrupI i # |h4 _1可】*用口和3 H*:_门 ” ； 1un to 1h AGR4adjc9dedReadAdUres5

38、loaded, V.hen h.oli, id_l o adv d indicates th al the adrws hai b*n bsdtd m ine ACR Thu o：t c：eard if an/ cf tht follcrwg cortdiiion oecui The DMA apratrcn completes an；d tin? dna_tc trt is The flusn tut is set.M Tht PCI bus is rssfll with rst n goirg，匚*. Th* Fidl_LOitd-j bit tnggr* 由2 64gmning of t

39、+i DMA gst沁G becduie It iftt* th* dtn on bit 沽 E* CSR It is 加附21世意内svrten the 而曾 2 the ACR ocwrs： therefore,th# ACR nutt be，r.nttn Im就 曾5导n (4tting up tfi* DMA r#gntw.5s4Arv_chainRtadStdd chaining mods Tbh is dMd m DMA enairi ri mode only.?；h*n 卜卜 it id：cate t*ia th# CSA hasitac总d|hhiiiTi e n k 1 bi

40、t of the *SR ts sat. This D：t is c Ila are d if cna of th faHo-vinfl conditions occursThe DMA Cperavon completes the 0图工.L c b：t 内 et.The flusn bit h sar.The PCI bus is r?sal with rut n goirg 1Um.otart chain tngg*rs th* beginning oflh chaining DVA o/ 雪电i” 情圣司TTJ_n?i bit in frs CSR r3g信归rLAR定义The LAR

41、 holds the SDRAM address from which the data will be transferred to/from the SDRAM .This register decreases after every data phase transfer. The LAR is a write-only register.Table 9. DMA Local Address Counter Register FormatData BitNameRead/WriteDefinitionl.oLARWriteGround.25.2LARWrite24上it down counter.31.26UnusedDMA Operation有两种模式： Non-Chaining Mode 和 Chaining Mode Non-Cha