《嵌入式系统原理与技术》课件第6章-研究生-SOC

1、1 SoC简介System on Chip，片上系统，系统级芯片是ASIC (Application Specific Integrated Circuits) 设计方法学中的新技术以嵌入式系统为核心，以IP 复用技术为基础，集软、硬件于一体，并追求产品系统最大包容的集成芯片定义狭义上指在一个芯片上实现信号采集、转换、存储、处理和I/O 等功能，包含嵌入软件及整个系统的全部内容广义上指一种芯片设计技术，可以实现从确定系统功能开始，到软硬件划分，并完成设计的整个过程。SoC的出现Flex CoreTM 系统1994 年MOTOROLA 公司用来制作基于68000TM 和Power PCTM 的定

2、制微处理器1995 年，LSILogic 公司为SONY 公司设计的SoC最早的基于IP ( Intellectual Property)核进行的SoC 设计据预测，SoC 销售额年增长率将超过20%。 SoC技术发展的背景嵌入式系统辅助设计的物理基础微电子技术的不断创新和发展兼容工艺技术-将差别很大的不同种器件在同一个芯片上集成 大规模集成电路的集成度和工艺水平不断提高进入到深亚微米和超深亚微米VLSI工艺技术器件特征尺寸越来越小，芯片规模越来越大数百万门级的电路集成在一个芯片上计算机性能的大幅度提高软件基础EDA综合开发工具的自动化和智能化程度不断提高硬件描述语言(HDL)的发展为电子系统

3、设计提供了建立各种硬件模型的工作媒介运用VHDL等硬件描述语言不需要再像传统的系统设计一样，绘制庞大复杂的电路板，一点点的连接焊制，只需要使用精确的语言，综合时序设计直接在器件库中调用各种通用处理器的标准，然后通过仿真之后就可以直接交付芯片厂商进行生产IP复用技术SoC设计的基础IP 模块知识产权核（Intellectual Property）一种预先设计好，已经过验证，具有某种确定功能的集成电路、器件或部件。芯核（CORE）：将已验证的各种超级宏单元模块电路制成芯核可以是：微处理器、存储器、外设、多媒体、DSP、通信三 种不同形式软IP 核(soft IP core)固IP 核(firm I

4、P core)硬IP 核(hard IP core)软IP核基于IP 模块功能的描述在抽象的较高层次上对IP 的功能进行描述已经过行为级设计优化和功能验证以HDL 文档的形式提交给用户包括逻辑描述、网表，以及一些可以用于测试，但不能物理实现的文件。灵活性大可移植性好硬IP核基于IP 模块物理结构的描述提供给用户的形式电路物理结构掩模版图和全套工艺文件是可以拿来就用的全套技术优点完成了全部的前端和后端设计已有固定的电路布局局和具体工艺可以确保性能缩短SoC 的设计时间缺点灵活性较差，难以移植固IP核基于IP 模块结构的描述介于硬IP 和软IP 之间的IP 核一般以门电路级网表和对应具体工艺网表的

5、混合形式提交用户使用可以根据需要进行修改，使它适合某种可实现的工艺流程IP复用技术SoC 设计普遍采用基于IP 模块的设计方法可以把注意力集中于整个系统不必考虑各个模块的正确性和性能缩短设计时间降低设计和制造成本提高可靠性使芯片设计从以硬件为中心，逐渐转向以软件为中心从门级的设计，转向IP 模块和IP 接口级的设计常用复用方法依靠固核，将电阻晶体管级 （RTL级）描述结合具体标准单元库进行逻辑综合优化，形成门级网表，再通过布局布线工具最终形成设计所需的硬核在深亚微米（DSM）下很难用软的RTL综合方法达到设计再利设计方法从电路设计转向系统设计设计重心原重心：逻辑综合、门级布局布线、后模拟现重心

6、：系统级模拟，软硬件联合仿真，以及若干个芯核组合在一起的物理设计IP 可复用SoC技术的优点采用内部讯号的传输，降低耗电量。系统整合在一块芯片上，减少体积和重量在相同面积上整合更多的功能元件和组件，丰富系统功能。芯片内部信号传递的距离缩短，速度提高IP模块的出现可以减少研发成本，降低研发时间，可适度节省成本SoC技术的缺点IP核理解问题要将IP 模块集成到SoC 中，要求设计者完全理解复杂IP 模块的功能、接口和电气特性，如微处理器、存储器控制器、总线仲裁器等。时序问题随着系统的复杂性的提高，要得到完全吻合的时序也越来越困难即使每个IP 模块的布局是预先定义的，但把它们集成在一起仍会产生一些不

7、可预见的问题，如噪声，这些对系统的性能有很大的影响。2 SoC设计流程SoC设计流程1功能设计设计功能、操作速度、接口规格、环境温度及消耗功率等规格规划软件模块及硬件模块该如何划分，哪些功能该整合于SOC 内，哪些功能可以设计在电路板上。设计描述和行为级验证依据功能将SOC 划分为若干功能模块，并决定实现这些功能将要使用的IP 核。用VHDL 或Verilog 等硬件描述语言实现各模块的设计。利用VHDL 或Verilog 的电路仿真器，对设计进行功能验证（function simulation，或行为验证 behavioral simulation）。SoC设计流程2逻辑综合使用逻辑综合工具

8、（synthesizer）进行综合。选择适当的逻辑器件库（logic cell library），作为合成逻辑电路时的参考依据。逻辑综合得到门级网表。门级验证是寄存器传输级验证。确认经综合后的电路是否符合功能需求一般利用门电路级验证工具完成。此阶段仿真需要考虑门电路的延迟。SoC设计流程3布局和布线布局指将设计好的功能模块合理地安排在芯片上，规划好它们的位置。布线则指完成各模块之间互连的连线。各模块之间的连线，产生的延迟会严重影响SOC的性能。电路仿真基于最终时序的版图后仿真确认在考虑门电路延迟和连线延迟的条件之下，电路能否正常运作。一般是使用SDF（标准延时）文件来输入延时信息。仿真时间将数

9、倍于先前的仿真。可测性设计技术三种方法：（1）并行直接接入技术（2）串行扫描链接入法（3）接入功能测试机构完整的系统级芯片测试应包括芯核内部测试，周围逻辑电路进行跨芯核的测试，以及对用户自定义逻辑电路的测试深亚微米SOC的物理综合物理综合过程分为初始规划、RTL规划和门级规划三个阶段初始规划阶段初始布局，将RTL模块安置在芯片上完成I/O布局，电源线规划根据电路时序分折和布线拥挤程度的分析，可重新划分电路模块顶层布线，进行模块间的布线提取寄生参数，生成精确线网模型，确定各RTL模块时序约束，形成综合约束RTL规划阶段对RTL模块进行更精确的面积和时序的估算通过RTL估算器快速生存门级网表，快速

10、布局获得RTL模块的更精确描述基于这种描述对布局顶层布线、管脚位置进行精细调整获得每一RTL模块的线负载模型和精确的各模块的综合约束门级规划对每一RTL级模块独立地进行综合优化，完成门级网表，最后进行布局布线对每一RTL模块和整个芯片综合产生时钟树进行时序和线扔挤度分析，如果发现问题，可进行局部修改由于物理综合过程和前端逻辑综合紧密相连，逻辑综合是在布局布线的基础上进行，因此延迟模型准确，设计反复较少设计验证硬件/软件协同验证技术设计与验证并行的模式从规格说明(Specification)确定起，采用验证与设计并行的模式，正确预测项目时间进度，及早的发现功能Bug，及时修正RTL代码，实现设计

11、周期的可控性，保证项目进度按时完成3Case study: Intel XScale PXA255XScale微架构处理器的时钟可以达1GHz、功耗1.6W,并能达到1200MIPS，最高端的嵌入式处理器型号：IOP310、IOP321、PXA210 、PXA 25X、 PXA 26X、 PXA 27X采用7/8级超级流水线动态跳转预测、分支目标缓冲器BTB(Branch Target Baffer)支持多媒体处理技术 新增乘/加器MAC、40位累加器、兼容ARM V5TE指令、特定DSP型协处理器CP0指令快存(I-Cache)： 32K字节数据快存(D-Cache)： 32K字节可以重构为

12、28K字节片内RAM微小数据快存(Mini-DCache)： 2K字节指令存储器管理单元IMMU32路变换后备缓冲器TLB(快表)动态电源管理数据存储器管理单元DMMU32路变换后备缓冲器TLB(快表)中断控制器总线控制器1G字节/秒、ECC协议调试(Debug)接口：性能监控： 协处理器CP14、硬件断点、硬件观察点、BKPT指令、异常中断、JTAG接口、迹缓冲器XScale的处理核技术Intel, Intel XScale and the Intel logo are trademarks or registered trademarks of Intel Corporation or i

13、ts subsidiaries in the United States or other countries.PXA255 系统特性处理器运算速度400MHz采用CPU核心板加扩展板的设计结构使调试和使用灵活方便,扩展方式得到延伸,客户可以根据设计需要更换或升级核心板有效保护前期资源。外围资源丰富，具有全功能串口（FFUART）、蓝牙高速串口（BTUART）、SD/MMC/SDIO接口、CF卡接口、TTL电平UART接口、LCD扩展接口、电源接口、USB接口、仿真器接口、JTAG接口、总线扩展接口、AC97接口、麦克接口、耳机接口等多种接口。 PXA255系统结构图Case study: 矽

14、统SiS550SiS550单芯片整合了X86 CPU，南桥与北桥及GUI引擎支持2D绘图引擎、 DFP/TV输出、DSTN、PCI/USB/IDE、六声道音效、LPT/CIR控制器与Flash ROM的接口SiS550定位在单一用途、功能简易的 IA产品上如I-Box上网机、Web-Pad、Thin-Client、Pocket PC与IPC等Case study : 多芯核结构ARM芯片为了增强多任务处理能力、数学运算能力、多媒体以及网络处理能力，某些供应商提供的ARM芯片内置多个芯核常见的有ARM+DSP为增强数学运算功能和多媒体处理功能，在ARM芯片内增加DSP协处理器ARM公司的Picc

15、olo DSP芯核、OAK公司16位定点DSP芯核、TI的TMS320C5000系列DSP芯核、Motorola的56K DSP芯核等。ARM+FPGA为提高系统硬件的在线升级能力，在ARM芯片内部集成了FPGAARM+ARM为了增强多任务处理能力和多媒体处理能力，芯片内置多个ARM核Portal player 公司的PP5002内部集成了两个ARM7TDMI 芯核可以应用于便携式MP3播放器的编码器或解码器MinSpeed公司多款高速通讯芯片中集成了24个ARM7TDMI内核4 SoC设计中常用的总线结构IBM公司的CoreConnect 总线ARM公司的AMBA 总线SilicoreCor

16、p公司的Wishbone 总线Altera公司的Avalon 总线CoreConnect总线CoreConnect 总线提供了三种基本结构处理器内部总线PLB (Processor Local Bus)为总线传输的主要发出者和接受者之间提供高带宽、低延迟的连接。片上外围总线OPB (On-Chip Peripheral Bus)为连接具有不同的总线宽度及时序要求的外设和内存提供了一条途径，并尽量减小对PLB 性能的影响。设备控制总线DCR (Device Control Register)用来规范CPU 通用寄存器设备，控制寄存器之间传输数据。AMBA总线AMBA 总线体系结构定义了2 种总线

17、：AHB (Advanced High-performance Bus)用于连接高性能、高吞吐率的设备，完成ARM 芯核与CPU外围部分例如存储通道控制器，DMA 控制器，SPI 接口等的整合。APB (Advance Peripheral Bus)专为降低功耗以及接口复杂性而设计的外围互联总线,它常被用于连接一些低带宽、低速传输的外设Wishbone总线结构极其简单、灵活，又完全公开、完全免费，获得众多支持。只定义了一种高速总线，在既需要高速总线又需要低速总线的系统中，使用两个Wishbone 接口，比起设计两个不同的接口要简单些。Avalon总线Altera 公司针对FPGA而设计的一种S

18、oPC 接口标准。提供了各设备之间连接的接口，可以用于片上处理器和外设之间的连接。特点：支持SoPC，结构简单和可参数化配置5 常用IP比较著名的IP 提供商包括：ARM、Rambus、synopsys、TTPCom、ParthusCeva、Virage Logic、Artisan、MIPS、Mentor 和Mosys 等公司。2002 年各嵌入式内核所占的市场份额。ARM处理核ARM7采用ARMV4T结构，分为三级流水，空间统一的指令与数据Cache小型、快速、低能耗、集成式RISC 内核广泛应用于手持式计算、数据通信和消费类多媒体ARM9采用ARMV4T 结构，采用五级流水处理以及分离的C

19、ache 结构低价、低能耗、高性能系统微处理器，配有Cache、内存管理和写缓冲。多应用于高级引擎管理、保安系统、顶置盒、便携计算机和高档打印机。ARM10采用ARMV5TE 结构，采用六级流水处理，指令与数据分离的Cache 结构。速度快，能够支持多种商用操作系统，适用于高性能手持式因特网设备及数字式消费类产品。ARM11采用ARMV6 结构，采用8 级流水处理，动态分支预测与返回堆栈。6 SoC的新发展SoPCSystem on a Programmable Chip，片上可编程系统 SoC 设计依赖于固定的ASIC通常采用全定制和半定制电路设计方法，进行修改、升级花费昂贵的代价进行重复设

20、计可编程逻辑器件(PLD)的设计灵活开发周期较短规模效应具有成本优势Altera 公司提出了基于PLD 的SoC 设计方案SoPCSoPC简介SoC 技术和可编程逻辑技术结合的产物是一种特殊的嵌入式系统将处理器、存储器、I/O口、LVDS、CDR等系统设计需要的东西集成到一个PLD器件上构建成一个可编程的片上系统它是SoC可以由单个芯片完成整个系统的主要逻辑功能它还是可编程系统具有灵活的设计方式，可裁减、可扩充、可升级并具备一定的系统可编程功能高灵活性、低成本SoPC的特点SoPC 结合了SoC、PLD 和FPGA 各自的优点：至少包含一个嵌入式处理器内核具有小容量片内高速RAM 资源丰富的IP Core 资源可供选择足够的片上可编程逻辑资源处理器调试接口和FPGA 编程接口可能包含部分可编程模拟电路单芯片、低功耗、微封装SoPC 解决方案举例Nios软核Altera 发布了Nios 处理器，推出了一