UART串口通信试验报告

1、实验四 UART串口通信学院：研究生院学号：140003学34姓名：张秋明一、实验目的及要求设计一个UART串口通信协议，实现“用 并”转换功能的电路，也就 是“通用异步收发器”。二、实验原理UART是一种通用串行数据总线，用于异步通信。该总线双向通信，可以实现全双工传输和接收。在嵌入式设计中，UART用来主机与辅助设备通信，如汽 车音响与外接AP之间的通信，与PC机通信包括与监控调试器和其它器件，如 EEPROM 通信。UART作为异步串口通信协议的一种，工作原理是将传输数据的每个字符一 位接一位地传输。其中各位的意义如下：起始位：先发出一个逻辑 0”的信号，表示传输字符的开始。资料位：紧接

2、着起始位之后。资料位的个数可以是4、5、6、7、8等，构成一个字符。通常采用ASCII码。从最低位开始传送，靠时钟定位。奇偶校验位：资料位加上这一位后，使得“1”的位数应为偶数（偶校验）或奇数（奇校验），以此来校验资料传送的正确性。停止位：它是一个字符数据的结束标志。可以是 1位、1.5位、2位的高电 平。由于数据是在传输线上定时的，并且每一个设备有其自己的时钟，很可能 在通信中两台设备间出现了小小的不同步。 因此停止位不仅仅是表示传输的结束，并且提供计算机校正时钟同步的机会。适用于停止位的位数越多，不同时钟同步 的容忍程度越大，但是数据传输率同时也越慢。空闲位：处于逻辑“1”状态，表示当前线

3、路上没有资料传送。波特率：是衡量资料传送速率的指标。表示每秒钟传送的符号数（symbol）。一个符号代表的信息量（比特数）与符号的阶数有关。例如资料传送速率为120字符/秒，传输使用256阶符号，每个符号代表8bit ,则波特率就是120baud ,比特率是120*8=960bit/s。这两者的概念很容易搞错三、实现程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;-系统时钟-复位信号-RS232接收数据信-RS232发送数据信entit

4、y uart isport(clk : in std_logic;rst_n: in std_logic;rs232_rx: in std_logic;号；rs232_tx: out std_logic号;)；end uart;architecture behav of uart iscomponent uart_rx port(clk : instd_logic;-系统时钟rst_n: in std_logic;rs232_rx: in std_logic;-复位信号-RS232接收数据信号clk_bps: in std_logic;-止匕时 clk_bps的高电平为接收数据的采样点bps_

5、start:out std_logic;-接收到数据后，波特率时钟启动置位rx_data: out std_logic_vector(7 downto 0);-接收数据寄存器，保存直至下一个数据来到rx_int: out std_logic-接收数据中断信号，接收数据期间时钟为高电平，传送给用口发送);end component;component speed_select port(clk : in std_logic;-系统时钟rst_n: in std_logic;-复位信号clk_bps: out std_logic;-止匕时clk_bps的高电平为接收或者发送数据位的中间采样点bps

6、_start:in std_logic- 接 收数据后，波特率时钟启动信号置位);end component;-系component uart_tx port(clk : in std_logic;统时钟rst_n: in std_logic;-复位信号信号rs232_tx: out std_logic;-RS232接收数据clk_bps: in std_logic;-此时clk_bps的高电平为接收数据的采样点bps_start:out std_logic;-接收到数据后，波特率时钟启动置位rx_data: in std_logic_vector（7 downto 0）;-接收数据寄存器，保

7、存直至下一个数据来到rx_int: in std_logic-接收数据中断信号，接收数据期间时钟为高电平，传送给用口发送模块，使得串口正在进行接收数据的时候，发送模块不工作，避免了一个完整的数据（1位起始位、 8位数据位、1位停止位）还没有接收完全时，发送模块就已经将不正确的数据传输出去）;end component;signal bps_start_1:std_logic;signal bps_start_2:std_logic;signal clk_bps_1:std_logic;signal clk_bps_2:std_logic;signal rx_data:std_logic_vec

8、tor(7 downto 0);signal rx_int:std_logic;beginRX_TOP: uart_rx port map(clk=clk,rst_n=rst_n,rs232_rx=rs232_rx, clk_bps=clk_bps_1, bps_start=bps_start_1, rx_data=rx_data, rx_int=rx_int);SPEED_TOP_RX: speed_select port map(clk=clk, rst_n=rst_n, clk_bps=clk_bps_1, bps_start=bps_start_1 );-系统-复位信TX_TOP:ua

9、rt_tx port map(clk=clk,时钟rst_n=rst_n,号rs232_tx=rs232_tx,-RS232 发送数据信号clk_bps=clk_bps_2,-止匕时clk_bps的高电平为发送数据的采样点bps_start=bps_start_2,-接收至U数据后，波特率时钟启动置位rx_data=rx_data,-接收数据寄存器，保存直至下一个数据来到rx_int=rx_int-接收数据中断信号，接收数据期间时钟为高电平，传送给用口发送模块，使得串口正在进 行接收数据的时候，发送模块不工作，避免了一个完整的数据（1位起始位、8位数据位、1位停止位）还没有接收完全时，发送模块

10、就已经将不正确的数据传 输出去）；SPEED_TOP_TX: speed_select port map（clk=clk,rst_n=rst_n, clk_bps=clk_bps_2,bps_start=bps_start_2);end behav;异 步 接 收 模 块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity uart_rx is-系统时钟-复位信号port(clk : in std_logic;rst_n: in std_logic;rs232_rx: in std_log

11、ic;-RS232接收数据信号clk_bps: in std_logic;-此时 clk_bps 的高电平为接收数据的采样点bps_start:out std_logic;-接收到数据后，波特率时钟启动置位rx_data: out std_logic_vector(7 downto 0);-接收数据寄存器，保存直至下一个数据来到rx_int: out std_logic-接收数据中断信号，接收数据期间时钟为高电平，传送给用口发送模块，使得串口正在进行接收数据 的时候，发送模块不工作，避免了一个完整的数据(1位起始位、8位数据位、1位停止位)还没有接收完全时，发送模块就已经将不正确的数据传输出去

12、);end uart_rx;architecture behav of uart_rx issignalrs232_rx0: std_logic;signalrs232_rx1: std_logic;signalrs232_rx2: std_logic;signalrs232_rx3: std_logic;signalneg_rs232_rx:std_logic;signalbps_start_r:std_logic;signalnum:integer;signalrx_data_r:std_logic_vector(7 downto 0); -用 口接收数据寄存器，保存直至下一个数据到来be

13、ginprocess(clk,rst_n)beginif (rst_n=0)thenrs232_rx0=0;rs232_rx1=0;rs232_rx2=0;rs232_rx3=0;elseif (rising_edge(clk) thenrs232_rx0=rs232_rx;rs232_rx1=rs232_rx0;rs232_rx2=rs232_rx1;rs232_rx3=rs232_rx2;end if;andend if;neg_rs232_rx =rs232_rx3 and rs232_rx2not(rs232_rx1)and not(rs232_rx0);end process;pro

14、cess(clk,rst_n)beginif (rst_n=0)thenbps_start_r=0;rx_int=0;elseif (rising_edge(clk) thenif(neg_rs232_rx=1) then-接收到串口数据线rs232 rx的下降沿标志信号bps_start_r=1;-启动串口准备数据接收rx_int=1;-接收数据中断信号使能else if(num= 15) and (clk_bps=1) then -接收完有用数据信息bps_start_r=0;-数据接收完毕，释放波特率启动信号rx_int=0;-接收数据中断信号关闭end if;end if;end if

15、;end if;bps_start=bps_start_r;end process;process(clk,rst_n)beginif (rst_n=0)thenrx_data_r=00000000”;rx_data=00000000”;num=0;elseif (rising_edge(clk) thenif(clk_bps=1)thennumrx_data_r(0)rx_data_r(1)rx_data_r(2)rx_data_r(3)rx_data_r(4)rx_data_r(5)rx_data_r(6)rx_data_r(7)rx_datanumnull;end case;if(num

16、=15) thennum=0;end if;end if;end if;end if;end process;end behav; 波 特 率 控 制 模 块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;-系统时钟-复位信号-此时clk_bps的高电-接收数据后，波特率时entity speed_select isport(clk : in std_logic;rst_n: in std_logic;clk_bps: out std_lo

17、gic;平为接收或者发送数据位的中间采样点bps_start:in std_logic钟启动信号置位或者开始发送数据时，波特率时钟启动信号置位);end speed_select;architecture behav of speed_select issignal cnt:std_logic_vector(12 downto 0);signal clk_bps_r:std_logic;constant BPS_PARA:integer:=5207;constant BPS_PARA_2:integer:=2603;beginprocess(clk,rst_n)beginif (rst_n=0

18、)thencnt=0000000000000”; elseif (rising_edge(clk) thenif(cnt=BPS_PARA)or(bps_start=0) then cnt=0000000000000”;-波特率计数器清零else cnt=cnt+1;-波特率时钟计数启动end if; end if; end if; end process;process(clk,rst_n)beginif (rst_n=0)thenclk_bps_r=0;else if (rising_edge(clk) then if(cnt=BPS_PARA_2) thenclk_bps_r=1; -c

19、lk_bps_r 高电平为接收数据位的中间采样点，同时也作为发送数据的数据改变点elseclk_bps_r=0;-波特率计数器清零end if;end if;end if;clk_bps=clk_bps_r;end process;end behav;异 步 发 送 模 块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;-系统时钟entity uart_tx isport(clk : in std_logic;rst_n: in std_logic;-复位信号rs232_tx: out std_l

20、ogic;-RS232 接收数据信号clk_bps: in std_logic;-此时 clk_bps 的高电平为接收数据的采样点bps_start:out std_logic;-接收到数据后，波特率时钟启动置位rx_data: in std_logic_vector(7 downto 0);-接收数据寄存器，保存直至下一个数据来到rx_int: in std_logic-接收数据中断信号，接收数据期间时钟为高电平，传送给用口发送模块，使得串口正在进行接收数据的时候，发送模块不工作，避免了一个完整的数据(1位起始位、8位数据位、1位停止位)还没有接收完全时，发送模块就已经将不正确的数据传输出去

21、);end uart_tx;architecture behav of uart_tx issignalrx_int0: std_logic;signalrx_int1: std_logic;signalrx_int2: std_logic;signalneg_rx_int:std_logic;signalbps_start_r:std_logic;signalnum:integer;signaltx_data:std_logic_vector(7 downto 0);-用口 接收数据寄存器，保存直至下一个数据到来beginprocess(clk,rst_n)beginif (rst_n=0)thenrx_int0=0;rx_int1=0;rx_int2=0;elseif (rising_edge(clk) thenrx_int0=rx_int;rx_int1=rx_int0;rx_int2=rx_int1;end if;end if;neg_rx_int =not(rx_int1)and (rx_int2);end process;process(clk,rst_n)beginif (rst_n=0)thenbps_start_r=0;tx_data=00000000”;elseif (rising_edge(clk) thenif(