VHDL仿真,Verilog HDL仿真入门-ModelSim使用简介

1、VHDL仿真,VerilogHDL仿真入门-ModelSim使用简介学硬件描述语言当然得实践，就得用软件仿真。入门其实就是讲下仿真软件怎么用，是很简单的一件事，但是对于刚学的人来说可能有点无从下手。我之前就有点迷茫，所以写这个入门当自己的笔记，也希望能给自学的新手有所帮助。仿真VHDL和VerilogHDL并没有什么区别，一般的软件两种语言也都支持，仿真的步骤和方法也都是一样的。常用的软件有ModelSim和QuartusII。QuartusII功能很强大！实际的工作经常用它，它提供了功能仿真和时序仿真两种方式，但是作为学习HDL并不方便，因为它compile编译的时候很慢，对于复杂的逻辑更是

2、要很长时间。好的一点是，QuartusII编译后可以清楚的看到它使用了芯片的多少资源，各信号不同的延时等等。另外，QuartusII编译后也可以调用第三方的仿真工具，如ModelSim进行仿真。而ModelSim只完成逻辑功能的仿真,并不考虑具体使用什么器件，学习HDL或者设计逻辑的时候compile一次所用的时间很短，便于调试找出逻辑的错误。所以初学仿真推荐使用ModelSim。本文也只讲下用ModelSim仿真逻辑的方法。以下部分基本是参照软件帮助简写的，只是原来是英文的而且说的比较繁琐一些，也更详细内容更多。详见ModelSim菜单Help-SEPDFDocumentation-tuto

3、rial。仿真有两种方法。一种是BasicSimulation，就是直接建立库，然后编译源文件。另一种是通过建立Project来仿真，建立Project时软件会为它建立一个库，然后的仿真是一样的。BasicSimulation的流程图如下Createaworkinglibran7Compiledesignfiless下面详细写个例子的步骤1.建立库。选择菜单FileNewLibrary。建立新库就选anewlibraryandamappingtoit,libraryname和libraryphysicalname都填work（当然其它名也行）。如下图。确定后，在WorkSpace区的Libra

4、ry选项卡里就能看到新建的库work。FileEdfcViewFormatCompieSimulateAddToolsWndowHapConteIranscriptrnRpnFATrwil,-ork_ibrar/)ilLzital200LibraiyLieeeLibraryinLTiodesim_lb_ib忙pl_ib忙p田Lcld_develcperskitLihrarjnLsynopsys-ibrar/W匚ksp恥已；一匸：百FHNameTypeLbrarys/Ry_u4vhbworkmapworkworkitPopyingCAModEltEchGDiAjin327/modelsinr.i

5、nitomodElsim.iniitModifyingmodekim.ini4KKVarnirg:CcpiedZ:Modeltech6.0wh32/modelsiminitomodelsimni4Updatedmodelsim.iii.2.编译VHDL或VerilogHDL源文件。选择采单CompileCompile，在弹出的窗口中打开ModelSim安装文件夹下的/modeltech/examples/tutorials/vhdl/basicSimulation/（里面是软件自带教程的例子逻辑，VerilogHDL对应的例子在/examples/tutorials/verilog/basic

6、Simulation里）。将里面的counter.vhd和tcounter.vhd一起选中，点击Compile，然后点击Done关闭弹出窗口。这两个源文件就编译好了，在WorkSpace区里的Library卡里可以看到库work下出现了两个编译完成的entity（或module），如下图。3.仿真。在WorkSpace区的library选项卡中，展开库work前的加号，双击test_counter，载入到仿真。Woikpace二U瓦栏Objects：;hH印jtInstanceDkehunitDesignirertesl_coijrlerlesi_CQunteiModiihI!?dulJJUI

7、lItlModule-jJincremertddunterFmc-tiEinriMI-LI-：141.DDuntefPrDDBSSL限.isLrcu苗EDUHtEfProceis一4WvPLIRE.ti：.uuurUFl-JWvPLI：v-TlE.lcst_countDiPrDDEsa4rrnKLn.-lest_i：ountBiPrDDBSS一.1ITN3已I/白lue|Kind|hlodedkhFiegInternalresetmRegInternalcttttnwkkmwNetInternal壬FilesHMamoriesam这时WorkSpace区中新增了一些选项卡，弹出了Objects

8、面板。选择菜单ViewDebugWindowsWave调出波形窗口。在WorkSpace面板的Sim选项卡中右击test_counter，选择AddAddtoWave。在波形窗口的列表里就能看到被添加到波形仿真的信号。开始仿真。点击工具栏上的Run按钮wai/B-default*/lest_cauntei/dk1oIH-J/lesLcountei/ccui:00011110Cmscr10ncrnjiwrijmiuiimm2：cooozicooTcomizooozoa111II11I1I11Qn：:：:：:：:：:：:|:：-:：!：:-I：htcountEi.v默认仿真100ns。如果点击Ru

9、nAll按钮则会一直仿真下去，知道点击Break按钮设置断点的方法是在代码文件的行号上单击，会出现红点。再单击变黑则断点无效。要重新仿真，可以单击工具栏上的Restart按钮，在弹出的窗口中可以设置要保留的内容然后单击Restart。这些仿真涉及的按钮命令都可以在菜单Simulate中找到，仿真结束最后不要忘了选择菜单SimulateEndSimulate。ProjectSimulation流程图如下CreateaprojectAddfilestotheprojectCompiledesigniilesDebugresultsRunsimulation同样是计数器的例子。建立project。选

10、择菜单FileNewProject，任意填写ProjectName和存储路径，defaultlibraryname保持默认的work不变，确定。直接在确定后弹出的窗口选择AddExistingFile或在WorkSpace面板的Project选项卡里右击选择AddtoProjectExitstingFile。添加ModelSim安装目录examples/tutorials/vhdl/projects下的counter.vhd和tcounter.vhd两个文件到project（VerilogHDL的例子在examples/tutorials/verilog/projects下）。这时可以看到Project里新添入的两个文件的status都是？。3.更改编译顺序（仅针对VHDL）。选择菜单CompileCompileOrder,在弹出窗口中上下移动文件改变编译次序，或者点击AutoGenerate让ModelSim来自动决定。4.在WorkSpace面板的Project选项卡里任意处右击，选择CompileCompileAll，编译成功则源文