【学习课件】第8章CMOS基本逻辑单元

1、 第8章 CMOS基本逻辑单元 8.2 CMOS逻辑结构 8.3 级联级的负载8.4 影响门的电气和物理结构设计的因素 8.5 各种逻辑类型的比较8.6 传输门逻辑8.7 RS触发器8.8 时钟脉冲控制触发器8.9 D触发器8.10 施密特触发器 1 8.2.1 CMOS互补逻辑 图8.11 CMOS互补逻辑 反相器 与非门 或非门 综合逻辑门8.2 CMOS逻辑结构2 CMOS倒相器工作原理 CMOS倒相器是CMOS门电路中最基本的逻辑部件，大多数的逻辑门电路均可通过等效倒相器进行基本设计，再通过适当的变换，完成最终的逻辑门电路中具体晶体管尺寸的计算。所以，基本倒相器的设计是逻辑部件设计的基

2、础。 CMOS倒相器的电路构成，是由一个增强型n沟MOS管作为输入管和由一个增强型p沟MOS管作为负载管，且两栅极短接作为输入端，两漏极短接作为输出端，N管源极接地，P管源极接电源电压VDD，这就构成了两管功能上的互补。 3 结合如图8.11(a)所示的CMOS倒相器电路结构示意图，分析其工作过程如下：Vi=“0”时：VGSn=0，VGSp=-VDD p管导通，n管截止 VO=“1”=VDD Vi=“1”时：VGSn=Vi，VGSp=0 n管导通，p管截止 VO=“0”（=0V）即：VOH-VOL=VDD 最大逻辑摆幅，且输出摆幅与p、n 管W/L无关 （无比电路） 。 CMOS的倒相器工作原

3、理图8.11（a）图8.11（a）4 静态CMOS逻辑门电路 CMOS基本门电路 (1) 基本的CMOS与非门、或非门 图 CMOS与非门和或非门 5CMOS与非门：P并N串CMOS或非门：P串N并CMOS与非门、或非门的不同表示符号6注意：串联方式工作时，相当于沟道长度增长，MOS管宽长比为 为使p、n管匹配，需增大串联管的W/L比输入端一般不超过4个。 并联方式工作时，等效为沟道宽度增大。有衬底偏置效应存在。则：（设K为单个最小尺寸MOS管的K值）对于与非门（n2） 转换电平V*向VDD移动 VNMHM。 7对于或非门 （n2） 转换电平V*向VSS移动 VNMLM。 基本CMOS门电路噪

4、容仅能保证在20%VDD。 (2) 带缓冲级的CMOS门电路 由基本线路构成的CMOS门电路存在噪容低，输出波形不对称，CMOS门电路的扇出能力低的缺点，通常以加缓冲器来解决： 输入端加倒相器。 输出端加倒相器。 输入、输出端均加倒相器。加缓冲器要遵循保持原门电路逻辑功能不变的原则。 8带缓冲级的CMOS门电路 为了稳定输出高低电平，可在输入输出端分别加倒相器作缓冲级。下图所示为带缓冲级的二输入端与非门电路。 CMOS集成门的输出缓冲级：输出特性与倒相器相同 带缓冲级的CMOS与非门电路9 带缓冲级的CMOS或非门电路下图所示为带缓冲级的二输入端或非门电路。10 缓冲级给门电路带来的性能上的改

5、善： 门电路驱动能力取决于倒相器特性，与各输入端所处逻辑状态无关。 转移特性得到改善，转换区域变窄，噪容提高。 输出电平由“0”“1”，和“1”“0”跳变时间近似相等，波形趋于对称。 但另一方面，加入缓冲级，使 Vi V0传送过程中经过了3、4级延迟，使延迟时间，因此多用于高噪声干扰低速系统。 11 静态CMOS逻辑门电路 静态CMOS逻辑门具有以下特点121314CMOS与非门的分析 15CMOS或非门的分析 16CMOS与非门或非门设计1.减小面积所有管子取相同尺寸2.使NMOS管和PMOS管有相同的导电因子3. 取串联管子增大n倍的设计4. 全对称设计KNeff=KPeff17CMOS组

6、合逻辑电路设计 与或非门的设计 18类似的或与非门的设计 19实现不带非的组合逻辑20实现8个变量“与”的三种方案 21异或/同或逻辑 22异或电路的实现23用与或非门实现 “异或” “同或”功能 24 8.2.2 CMOS变型电路 （伪NMOS逻辑 ） n个输入端的与非门、或非门CMOS电路需2n个MOS管，而相应的NMOS电路只需(n+1)个MOS管。因此，模仿NMOS电路的这一特点，对CMOS电路加以改进，将PMOS负载管栅接地VSS，即可得到类似于耗尽型NMOS的特性。应注意此电路属有比电路。 与实际的NMOS电路逻辑相比： 伪NMOS逻辑由于采用PMOS负载，其沟道薄层电阻或称方块电

7、阻约为NMOS的23倍，导通电阻，功耗（与 NMOS相比） 另一方面，由于PMOS的导通电阻，延迟时间。 25 伪NMOS逻辑 (a) 与非门 (b) 或非门26伪NMOS逻辑 278.2.3 动态CMOS逻辑简化电路28 简单的单时钟动态CMOS门不能进行级联，需采用两相和四相逻辑。29 1. 准两相时钟3031传输门(TG) transmission gate32 传输门的逻辑特点3334传输门的传输特性 35NMOS传输门传输高电平特性36NMOS传输门传输低电平特性37 NMOS传送晶体管工作原理 如右图示，输入信号Vi通过一栅极受VG控制的NMOS FET M1送到反相器输入端，其中

8、M1称为信号传送器，此结构多用于动态存储电路中。 NMOS传送晶体管 n沟道MOS传输门在传输高电平时，受到门导通阈电压的限制，有阈值损失（Vomax=VDDVTN），称为源跟随器工作方式（由于输出电位随源极电位变化而变化），属于非完美传输；而n沟道MOS传输门在传输低电平时，则可以完美传输低电平，称为漏负载级工作方式（由于输出电位随漏极电位变化而变化）。 38 其工作过程如下： VG=“0” M1截止，Vi不能传送，Vo端维持原态。 VG=“1” 设VGS=VDD ，则：(1) Vi=“0” Vi 端为S端，VGS=VDD，M1 导通，Vo=Vi=“0”。 (2) Vi=“1”(VDD) 若

9、Vo=“0”（0V），则此时，Vi端为D，Vo为S端，有VGS=VDD，VDS=VDD，M1导通，Vo电位升高至(VDD-VTn)，信号传送范围受到限制。 若Vo=“1”（VDD），则VGS=VDS=0，M1截止，但此时传送的信号Vi=“1”=VDD，而Vo=VDD其逻辑效果与M1导通等效。 39 注意：不可将两个信号分别加在VG、Vi上以传送晶体管实现与门功能。（VG=“0”时，传送管截止，但不能保证Vo初态为“0”） 传送晶体管的优缺点(1) 单管，占用芯片面积小。 (2) 三端器件，可尽可能减小电路的内部连线。 (3) 不需直流电源（时钟信号+输入信号） (4) 信号传送过程中，ron变

10、化较大（VDS变化） (5) 不宜直接驱动CMOS门电路。 40 p沟道MOS传输门在传输高电平时，可以完美传输高电平，称为漏负载级工作方式（由于输出电位随漏极电位变化而变化）；而p沟道MOS传输门在传输低电平时，则受到门导通阈电压的限制，有阈值损失，称为源跟随器工作方式（由于输出电位随源极电位变化而变化），其输出低电平值为完美低电平值再加上一个取了绝对值的阈电压值（pMOS管阈电压为负值）。 41 CMOS传输门 CMOS传输门电路结构和符号表示如左图所示，时钟脉冲控制信号C的范围定为0VDD。 CMOS传输门电路与表示 CMOS传输门的电路结构，它由一个pMOS管和一个nMOS管连接构成，

11、其连接方式为两管的源漏互连（每管的源漏均不确定，视工作条件而定），pMOS管和nMOS管的栅极电位呈非关系。 42 1) CMOS传输门的工作过程 (1) 传输高电平（设Vo初态为“0”） P管为漏负载级（VGSp=-VDD） N管为源跟随器（VGSn=VDSn）传输门导通电阻ron=rn rp，比传送晶体管导通电阻小。 图 传输门传输高电平过程 43下面对传输高电平时各工作区情况展开分析。I区：Vi-V0=VDDVDD-VTpN管：VGSn=VDSnVTn，处于饱和态。随着CL充电使V0端的电位升高，VGSn=VDSn，虽然在饱和态下，VDSn变化对导通电阻无影响，但VGSn也在变化，则此时： P管：在Vi-V0VDD-VTp，即VDSp=-(Vi-V0)