集成电路设计课件：4 CMOS组合逻辑门的设计：低功耗

1、CMOS组合逻辑门的设计低功耗1引言低功耗逻辑电路设计意义无源1mAUSB供电3-10mA电池供电5mA待机电源供电300W2知识点回顾：常用的组合逻辑门与非门3知识点回顾：常用的组合逻辑门或非门4逻辑电路功耗构成反相器功耗：1.静态功耗：由器件漏电流Ilk引起的功耗，0.18微米工艺以上漏流可以忽略2.动态功耗由两部分构成 2.1开关功耗：对负载电容充放电产生的功耗，一般来说开关功耗占比例最大 2.2内部功耗：即短路功耗，对内部电容充放电产生的功耗：开关频率5逻辑电路静态开关频率静态开关概率01 = Pout=0 Pout=1 = P0 (1-P0)假设输入是独立的并均匀分布，任意N个扇入的

2、静态门两输入静态NAND门的01 =3/166信号统计特性一个逻辑门的开关活动性与输入信号统计特性密切相关令Pa和Pb 为输入A和B分别等于1的概率01 = P0 P1 = (1-(1-Pa)(1-Pb) (1-Pa)(1-Pb) CLABBAPaPb01017静态逻辑门的功耗对于基本逻辑门(AND,OR,XOR)推导出01的输出翻转概率。For C: P01 = P0 P1 = (1-PA) PA= 0.5 0.5 = 0.25For Z: P01 = P0 P1 = (1-PCPB) PCPB= (1 (0.5 0.5) (0.5 0.5) = 3/16P01 = Pout=0 Pout=

3、1NOR(1 - (1 - PA)(1 - PB) (1 - PA)(1 - PB)OR(1 - PA)(1 - PB) (1 - (1 - PA)(1 - PB)NANDPAPB (1 - PAPB)AND(1 - PAPB) PAPBXOR(1 - (PA + PB- 2PAPB) (PA + PB- 2PAPB)BAZC0.50.5BAZC8信号间的相关性由于信号在空间和时间上都存在相关性，这一事实使开关活动性的估计更为复杂必须考虑信号间的相关性p(Z=1) = p(B=1) & p(C=1|B=1)=0重新会聚的扇出BAZC0.50.59动态或虚假翻转起因：门之间的非零传播延时概念：在

4、一个时钟周期内一个节点在稳定到正确的逻辑电平之前可以出现多次翻转ABCCZ101000Unit DelayABXZCX毛刺10毛刺与功耗Out1 Out2 Out3 Out4 Out51NAND门逻辑链中的毛刺毛刺构成了功耗的很大一部分11降低开关活动性的设计技术1、逻辑重组改变逻辑电路的拓扑结构可以降低它的功耗结论：对于随机输入，链形实现比树形实现总体上具有较低的开关活动性（忽略毛刺）ABCDFABCDO2FO1O2O10.50.53/160.50.50.50.50.50.57/6415/2563/163/1615/256AND: P01 = P0 P1 = (1 - PAPB) PAPB1

5、2降低开关活动性的设计技术2、输入排序ABCF0.50.20.1BCAXF0.20.10.5结论：推迟输入具有较高翻转率的信号 (即信号概率接近0.5的信号)(1-0.5 0.2) (0.5 0.2)=0.09(1-0.2 0.1) (0.2 0.1)=0.019613降低开关活动性的设计技术3、分时复用资源A.并行数据传送 B.串联数据传送并行传送及分时复用的数据总线CtACtBC0101tAB结论：避免对具有独特数据特性的数据流采用分时复用14降低开关活动性的设计技术4、通过均衡信号路径来减少毛刺电路中产生毛刺主要是由于在电路中路径长度失配引起的信号时序上的这一不失配一般都是由于相对于电路的原始输入信号路径的长度不同而引起的00102000112000A.对毛刺敏感的电路 B.消除毛刺的电路结论：使信号路径长度匹配可以减少毛刺15降低开关活动性的设计技术5、利用无关项和卡诺图简化逻辑并减少门数16降低开关活动性的设计技术6、选择最优的电路实现形式17降低开关活动性的设计技术7、使用锁存器防止毛刺传播18降低开关活动性的设计技术8、操作数隔离带操作数隔离不带操作数隔离19降低开关活动性的设计技术9、低电压EEPROM：1.8VROM： 1.8V /1.2