计数译码显示(共5页)

1、PAGE PAGE 6河南工业(gngy)大学EDA技术(jsh) 实验报告专业(zhuny) 电科13 班级1304 姓名 王文浩 学号 201316030406 实验地点 6316+ 6515 实验日期 2015- 10 - 23 成绩评定 一、实验项目实验八 计数译码显示电路的设计二、实验目的1、学会VHDL的多进程及多层次设计方法。2、熟练掌握VHDL语言的编写及调试过程。3、对Quartus | 的进一步学习。三、实验原理1、编写计数器和译码器的VHDL语言。2、设计顶层文件（自顶向下）将两者连接在一起，形成计数译码显示电路。、计数器的VHDL语言程序：LIBRARY IEEE;US

2、E IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cnt60 ISPORT(clk,en,clr:IN STD_LOGIC; tens,ones:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); co:OUT STD_LOGIC);END cnt60;ARCHITECTURE behave OF cnt60 ISSIGNAL cin:STD_LOGIC;BEGIN PROCESS(clk,clr)VARIABLE qq1:STD_LOGIC_VECTOR(3 DOWNTO 0) ;BEGINIF

3、clr=1 AND (clk EVENT AND clk=1) THEN qq1:=0000;ELSIF clk EVENT AND clk=1 THENIF en=1 THENIF qq1=1000 THEN qq1:=qq1+1;cin=1;ELSIF qq1=1001 THEN qq1:=0000;cin=0;ELSE qq1:=qq1+1;cin=0; END IF; END IF;END IF;ones=qq1;END PROCESS;PROCESS(clk,en,clr,cin) VARIABLE qq2:STD_LOGIC_VECTOR(3 DOWNTO 0) ; BEGIN I

4、F clr=1 AND (clk EVENT AND clk=1) THENqq2:=0000;ELSIF en=1 THENIF clk EVENT AND clk=1 THENIF cin=1 THEN IF qq2=0101 THEN qq2:=0000;co=1;ELSE qq2:=qq2+1;co=0;END IF;END IF; ELSE qq2:=qq2; END IF; END IF;tensbbbbbbbbbbb=0000000;END CASE;END PROCESS;END behave; 四、仿真(fn zhn)结果及分析仿真(fn zhn)结果如下：结果(ji gu)

5、分析：当第一个时钟来到的时候(sh hou)计数器应记1，而译码器应译码显示1，即以7段译码管形式表达为0111111，同理当第二个时钟脉冲来的时候，译码管译码显示2，即以7段译码管形式(xngsh)表达为0000110，同理3则为1011011，4则为1001111。仿真结果与其相一致，所以结果正确。五、硬件验证过程及结果分析1、将其对应试验箱上的具体电路进行引脚锁定。2、将其下载到实验箱里面，按照锁定的引脚进行线路连接。3、打开电源，给其脉冲观察结果。结果及分析： 通电给脉冲之后，数码管个位开始从0显示，当到9之后，个位清零产生进位到十位，十位变为1。当十位记满之后也清为0，此时产生进位信

6、号co，co连接的LED灯变亮。其结果与预测结果及仿真结果相吻合，故硬件验证正确。六、实验总结在本次试验中让我对试验箱的了解更深一步，对硬件的连接及调试更加的熟练，在此过程中遇到最大的问题就是对LED七段数码管的引脚锁定，其不能按照往常一样按照顺序呢锁定就好。一定要看好其引脚上a,b,c,d,e,f,g所对应的位置和你的七位输出的b6.0,相对应起来，要不然的话显示出来的结果都为乱码，虽然没经过一个时钟信号数码管的值会变换一下，给够是个之后还会进位，但是它显示的数字完全不对，因此在锁定引脚之前一定要先看看七段数码管的引脚排列。内容总结（1）河南工业大学EDA技术 实验报告专业 电科13 班级1304 姓名 王文浩 学号 201316030406 实验地点 63