三输入或非门版图

1、三输入或非门版图设计目 录TOC o 1-3 h u HYPERLINK l _Toc24887 1.绪 论 PAGEREF _Toc24887 1 HYPERLINK l _Toc22861 1.1版图设计基础知识 PAGEREF _Toc22861 1 HYPERLINK l _Toc30279 版图设计方法 PAGEREF _Toc30279 1 HYPERLINK l _Toc30279 1.3 设计目标2 HYPERLINK l _Toc4569 2.三输入或非门电路3 HYPERLINK l _Toc8469 三输入或非门电路结构3 HYPERLINK l _Toc24892 三输

2、入或非门电路电路仿真4 HYPERLINK l _Toc23585 三输入或非门电路的版图绘制5 HYPERLINK l _Toc27282 三输入或非门电路的版图电路仿真6 HYPERLINK l _Toc28239 LVS检查匹配7 HYPERLINK l _Toc4252 总 结8 HYPERLINK l _Toc12571 参考文献9 HYPERLINK l _Toc18844 附录一：原理图网表10 HYPERLINK l _Toc8594 附录二：版图网表 PAGEREF _Toc8594 111 绪论1.1 版图设计基础知识集成电路从60年代开始，经历了小规模集成,中规模集成，大

3、规模集成，到目前的超大规模集成。单个芯片上已经可以制作含几百万个晶体管的一个完整的数字系统或数模混合的电子系统。在整个设计过程中，版图（layout）设计或者称作物理设计（physical design）是其中重要的一环。他是把每个原件的电路表示转换成集合表示，同时，元件间连接的线网也被转换成几何连线图形1。对于复杂的版图设计，一般把版图设计分成若干个子步骤进行： 划分 为了将处理问题的规模缩小，通常把整个电路划分成若干个模块。 版图 规划和布局是为了每个模块和整个芯片选择一个好的布图方案。 布线 完成模块间的互连，并进一步优化布线结果。 压缩 是布线完成后的优化处理过程，他试图进一步减小芯片

4、的面积。1.2 版图设计方法可以从不同角度对版图设计方法进行分类。如果按设计自动化程度来分，可将版图设计方法分成手工设计和自动设计2大类。如果按照对布局布线位置的限制和布局模块的限制来分，则可把设计方法分成全定制（fullcustom）和半定制(semicustom)2大类。而对于全定制设计模式，目前有3种CAD工具服务于他：几何图形的交互图形编辑、符号法和积木块自动布图。对于两极运算放大器版图设计的例子，采用的是Tanner公司的LEdit软件2。这是一种广泛使用在微机上的交互图形编辑器。设计者将手工设计好的版图草图用一个交互图形编辑器输入计算机并进行编辑。因而此方法也被分类成手工设计方法。

5、因为手工设计方法不可避免的会产生误会，因此，必须在版图编辑后进行版图验证。版图验证包括设计规则检查DRC (a design rule checker)、电学规则检查ERC(a electrics rule checker)、版图参数提取LPE(layout parameter extraction)、版图和原理图对照检查LVS(layout vs schematic)。当然这些验证LEdit就可以完成。1.3 设计目标1.用tanner软件中的原理图编辑器S-Edit编辑带复位端的D触发器电路原理图。2.用tanner软件中的TSpice对带复位端的D触发器电路进行仿真并观察波形。3.用ta

6、nner软件中的L-Edit绘制带复位端的D触发器版图，并进行DRC验证。4.用tanner软件中的TSpice对带复位端的D触发器的版图电路进行仿真并观察波形。5.用tanner软件中的layout-Edit对带复位端的D触发器进行LVS检验观察原理图与版图的匹配程度。2 三输入或非门电路 三输入或非门电路结构用CMOS实现反相器电路，PMOS和NMOS管进行全互补连接方式，栅极相连作为输入，电路上面是三个PMOS串联，电路下面是三个NMOS并联，PMOS的漏极与下面NMOS的漏极相连作为输出，POMS管的源极和衬底相连接高电平，NMOS管的源极与衬底相连接低电平；原理图如图2.1所示。图2

7、.1 或非门电路的原理图2.2 三输入或非门电路仿真使用TSpice对原理图进行仿真。首先，生成电路网表，如图2.2.1。2.带复位端的D触发器图2.2.1 生成原理图电路网表给或非门电路的输入端加入周期不同的脉冲。仿真中高电平为Vdd=5V，低电平为Gnd，并添加输入输出延迟时间。进行仿真，输出波形。波形图如下图.2。图2.2.2 三输入或非门电路输入输出波形图2.3 三输入或非门电路的版图绘制用L-Edit版图绘制软件对三输入或非门电路进行版图绘制，版图结果如图。图2.2.2 三输入或非门电路版图进行DRC检测，检测是否满足设计规则。如图2.3.2。图2.3 DRC验证过程及结果 三输入或

8、非门电路的版图电路仿真同原理图仿真相同，首先生成电路网表。如图2.4.1。图2.4.1 生成版图电路网表添加激励、电源和地，同时观察输入输出波形，波形如图2.4.2。带复位端的D触发器的版图电路仿真 图2.4.2 三输入或非门电路版图输入输出波形图三输入或非门电路的版图仿真波形与原理图的仿真波形，基本一致，并且符合输入输出的逻辑关系，电路的逻辑设计正确无误。2.5 LVS检查匹配 三输入或非门电路进行LVS检查验证，首先添加输入输出文件，选择要查看的输出，观察输出结果检查三输入或非门电路原理图与版图的匹配程度。首先导入网表，如下图图2.5.1。图2.5.1 导入网表输出结果如图2.5.2。图

9、电路LVS检查匹配图网表匹配，设计无误。总 结本次版图设计课程让我受益匪浅，首先我对于三输入或非门电路的工作原理有进一步理解。同时基于TSPC原理的三输入或非门版图设计中，对于设计规则更加熟悉，对于设计版图的一些技巧以及快捷键使用更加熟练。在DRC验证中，进一步加深熟悉设计规则中应该注意到的一些地方。通过几次修改与DRC验证，除了面积百分比无法达到规则，其他要求均达到。在这次最大的收获还是提高自己的动手能力，完全有自己完成电路图到版图的设计以及最后的验证，熟悉整了个操作过程。因此本次课程设计对于提高自身在版图设计方面能力起到重要的作用。参考文献1石春琦，吴金，常昌远，等.LVS版图验证方法的研

10、究J.电子器件，2002，25（2）：1652孙润.Tanner集成电路设计教程M.北京：北京希望电子出版社,2001现代电子技术附录一：原理图网表* Written on Jul 5, 2013 at 12:00:14* Waveform probing be.options probefilename=+.dat+ probesdbfile=C:UsersdellDesktop+.sdb+ probetopmodule=Module0* Main circuit: Module0M1 Y A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u

11、 AS=66p PS=24u M2 Y B Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3 Y C Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 Y C N7 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM5 N7 B N5 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM6 N5 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p

12、 PS=24u* End of main circuit: Module0附录二：版图网表* Circuit Extracted by Tanner Researchs L-Edit Version 9.00 / Extract Version 9.00 ;* TDB File: C:UsersdellDesktop+.tdb* Cell: Cell0* Extract Date and Time: 07/05/2013 - 09:03.include E:2013tannerTSpice70modelsml2_125.mdva A Gnd PULSE (0 5 50n 5n 5n 50n 1

13、00n)va B Gnd PULSE (0 5 50n 5n 5n 100n 200n)va C Gnd PULSE (0 5 50n 5n 5n 50n 150n).tran/op 1n 400n method=bdf.print tran v(A) v(B) v(C) v(Y)* * * * * * * * * * * * * * * * * * * NODE NAME ALIASES* 1 = Gnd (10.5,4)* 2 = Vdd (47,54)* 3 = Y (46.5,29)* 4 = A (26,10.5)* 5 = B (34,10.5)* 7 = C (42.5,10.5

14、)M1 Y C 8 Vdd PMOS L=2u W=7u * M1 DRAIN GATE SOURCE BULK (41 35.5 43 42.5) M2 8 B 6 Vdd PMOS L=2u W=7u * M2 DRAIN GATE SOURCE BULK (33 35.5 35 42.5) M3 6 A Vdd Vdd PMOS L=2u W=7u * M3 DRAIN GATE SOURCE BULK (25 35.5 27 42.5) M4 Gnd C Y Gnd NMOS L=2u W=7u * M4 DRAIN GATE SOURCE BULK (41 11.5 43 18.5) M5 Y B Gnd Gnd NMOS L=2u W=7u * M5 DRAIN GATE SOURCE BULK (33 11.5