微机原理讲义（2）CPU

1、PAGE 8088在最小模式下的典型配置见下图。图2.4 8088最小模式的基本组成8086最小模式硬件连接特点：MN/MX 端接5V 决定8086工作在最小模式有1片8284A，作为时钟发生器有3片8282或74LS373作为地址锁存器，8282是8位的，20位地址BHE, 共21根，若系统小于64K内存，16地址即两片8282足矣。系统中所连外设或存储器较多时，要用总线收发器82868287（2片）ALE是地址允许锁存信号，BHE也需要被锁存（高8位数据有效）8284A除了提供频率恒定的时钟信号外，还起同步作用。8284A输出频率只有振荡源的138284 内部逻辑结构8282锁存器和808

2、6的连接：8282的选通信号输入端STB和CPU的ALE相连OE为输出允许信号，不带DMA的系统将OE接地即可8286收发器和8088的连接T端和CPU的DT/R端（数据收发信号）相连OE 和CPU 的DEN端相连有时设计的系统总线信号与CPU相位相反，8282和8286换成8283和8287，8286替代芯片74LS245表2.4 信号M/IO、RD、WR和读写操作的关系M/IORDWR功能001I/O读010I/O写101存储器读110存储器写最大模式将80868088的MN/MX引腿接地，CPU工于与最大模式，典型配置见图2.5图2.5 8086在最大模式下的典型配置2431腿含义如下：

3、QS1 、QS0（Instruction Queue Status）：反映队列的充实程度表2.5 QS1 、QS0的代码组合含义QS1QS0含义00无操作01从指令队列的第一个字节中取走代码10队列为空11除第一字节外，还取走了后续字节S2、S1、S0（Bus Cycle Status）总线周期状态信号输出（读写方式组合）表2.6 S2、S1、S0代码组合和对应操作S2S1S操作过程000发中断响应信号001读IO端口010写IO端口011暂停100取指令101读内存110写内存111无源状态LOCK总线封锁信号输出 29腿LOCK信号是指令前缀LOCK产生的，该前缀后的指令执行后LOCK信号

4、撤销,此外两个中断响应脉冲之间LOCK信号也自动有效。RQ/GT1、RQ/GT0（RequestGrant）总线请求信号输入总线允许信号输出，可供CPU以外的二个处理器发总线请求信号，CPU发总线请求应答信号（双向）。RQ/GT0的优先级高于RQ/GT1最大模式下34腿，8086为BHE/S7，8088恒为高电平与最小模式主要差别：在最大模式下，需用外加电路来对CPU发出的控制信号进行变换和组合，以得到对存储器、I/O端口的读写信号和对锁存器8282、总线收发器8286的控制信号靠8288总线控制器完成。 最大、最小模式均可带中断优先级管理部件8259，根据需要。最小模式中，M/IO、WR、I

5、NTA、ALE、DT/R和DEN直接来自CPU最大模式中，S2、S1、S0通过8288组合出这些信息。 CLK使8288和CPU以及系统中的其它部件同步。S2、S1、S0和CPU的S2、S1、S0直接相连，组合出下列信号：送给地址锁存器的信号ALE送给数据总线收发器的信号DEN和DT/R。用来作为CPU进行中断响应的信号INTA。两组读写控制信号MRDC、MWTC、IORC、IOWC，控制读写地点。提前的写I/O、写内存命令（Advanced Memory Write Command）AIOWC等，提前一个T发出。2.3 8086的操作和时序8086的主要操作：系统的启动和复位操作暂停操作总线

6、操作中断操作最小模式下的总线保持最大模式下的总线保持2.3.1系统的复位和启动操作复位要求RESET至少保持4个时钟周期，结果见下表 表2.7 复位时各内部寄存器的值标志寄存器清零指令指针（IP）0000HCS寄存器FFFFHDS寄存器0000HSS寄存器0000HES寄存器0000H指令队列空其他寄存器0000H一般在FFFF0H处放一条无条件跳转指令，适当时候总要STI开中断，注意复位时8086的总线信号和复位时序图。2.3.1总线操作CPU与存储器或I/O交换数据，需执行总线周期。包括总线读操作、总线写操作最小模式下的总线读操作图2.6 8086读周期的时序可分为T1、T2、T3、T4

7、和TW状态T1状态 M/IO 在T1状态成为有效； 地址20位有效 低16位 AD15AD0 高4位 A19/S6A16/S3 ALE地址锁存信号有效 BHE/S7有效，表示高8位数据线上的（地址）数据有效 DT/R有效，系统有数据收发器时，和DEN作为控制信号，控制数据方向和数据选通 T2状态 地址信号消失 A19/S6A16/S3和BHE/S7上输出状态信息S7 S3 DEN信号在T2变为低电平，数据允许 RD有效，与地址共选通所需存储器或IO单元 T3状态 内存或IO单元数据送到数据线上，CPU通过AD15AD0 读取 TW状态 系统中的存储器或外设较慢时，Ready信号通过8284A同

8、步给CPU CPU在T3或TW状态的前沿（下降沿处）采样Ready1，则进入T4，否则继续插入等待状态Tw。 T4状态在T4状态和前一个状态交界的下降沿处，CPU对数据总线采样2.最小模式下的总线写操作 最大模式下的总线读操作最大模式下的总线写操作6. 总线空操作只有CPU和内存或IO交换数据时，CPU才执行总线周期，不执行总线周期时，BIU就进入空闲周期TI，CPU内部EU仍在有效操作，总线空操作是BIU对EU的等待。2.3.3 中断操作和中断系统8086的中断分类很强的中断处理，中断类型码0255按产生方法：硬件中断（外部中断）、软件中断硬件中断：可屏蔽中断有多个（受IF控制从INTR引入

9、）,非屏蔽中断NMI是唯一的。 图2.7 80868088中断向量表在内存中的位置软件中断是CPU根据软件中的某条指令或者软件对标志寄存器中某个标志的设置而产生的，与硬件无关。如除数为零中断等。中断向量和中断向量表80868088的中断系统是位于内存0段的03FFH区域的中断向量表为基础，中断向量即中断子程序入口地址一个中断向量占4个存储单元，前二单元偏移量（IP），后为（CS）比如类型20H的中断向量，存放在0000：0080H开始的4个单元。如果该中断子程序存放在4030：2010开始的存储区，则在00800083中依次存放10、20、30、40从图2.7中可见，256个中断的前5个是专用

10、中断531为保留的27个中断其余原则上用户定义，但有些已有固定含义，如INT 21H硬件中断外部设备可从NMI和INTR送入中断请求信号从NMI引入的是非屏蔽中断，如掉电，处理过程如下：一是将现场保存到非易蚀性存储器中，以便来电恢复工作；二是启动热备份设备 三是连接备用充电电源 从INTR引入可屏蔽中断，IF1的话，积极响应，有优先处理。硬件中断的响应和时序可屏蔽中断响应过程如下：INTR1时，若IF=1，CPU执行当前指令后，开始响应，从INTA发出两个负脉冲，外设收到第二个负脉冲后，立即往数据线上发中断类型码，CPU作如下事情：从数据总线上读取中断类型码，存入内部暂存器。将标志寄存器的值推

11、入堆栈把标志寄存器中的IF和单步标志TF清零将断点保存到堆栈中(CSIP)根据前面得到的中断类型码，到内存的0000段的中断向量表中找到中断向量，转入相应中断子程序。 响应NMI与INTR只略有不同: NMI 无需取中断类型码，必为2型。几点说明：对NMI与INTR的响应有两点不同，不论IF1，不取类型码TF是单步中断标志，TF1，进入单步循环，直到程序设置的TF0进入中断子程序后，如遇NMI，或IF1时，遇到更优先INTR，积极响应（嵌套）中断子程序结束时，会按中断响应相反的过程返回有关内部中断，下一章讨论有时即使IF=1，也不能立即响应INTR，而要执行完下一条指令（不仅本条）比如发中断请

12、求时，CPU执行封锁指令；往段寄存器传送指令；注意：修改堆栈地址时，一定先改SS，再改SP。遇到等待指令或串操作指令时，允许在指令执行过程中响应中断，但必须在一个基本动作完成之后。8086的中断响应要用两个总线周期，CPU在两总线周期各发出INTA负脉冲（长度二个时钟周期），第一个负脉冲通知外设准备发中断类型号，第二个负脉冲外设收到后立即将中断类型号放在D7D0上，相隔2-3个TI(8086)。CPU实际执行的总线时序：第一步，执行二个中断响应总线周期，之间用23个空闲状态TI隔开，第二周期时，外设送出中断类型码，CPU收到后乘以4，得到中断向量存放地点。第二步，执行一个总线写周期，将标志寄存

13、器FR的值推入堆栈；第三步，将标志寄存器中的IF和TF置成0第四步，执行一个总线写周期，CS内容进栈第五步，执行一个总线写周期，IP内容进栈第六步，执行一个总线读周期，从中断表前二字节读得偏移量至IP第七步，执行一个总线读周期，后二字节读得送CS如为NMI或软件中断，跳过第一步。5. 中断处理子程序中断处理子程序功能各异，但是结构相同通过一系列推入堆栈进一步保护现场，内部寄存器或单元内容入栈。用指令设置IF以便响应更高级的中断（STI）中断处理的具体内容（中断服务子程序）一系列弹出堆栈操作，使各寄存器恢复中断前状态中断返回指令（IRET），使堆栈中保存的断点值和标志值恢复给IP、CS、FR此外

14、中断子程序都是固定装配的，通常常驻内存。软件中断中断子程序与一般子程序相比，只是返回指令不同。通过中断指令来使CPU执行中断子程序的方法软件中断在用软件中断时，指令本身提供了中断类型码，无需INTA负脉冲，不受IF的影响，但受TF的影响软件中断没有随机性，与主程序的关系固定，一般有参数传递。可被其它可屏蔽中断打断以上按最小模式说明，最大模式时中断响应信号不是INTA，由S2 S1 S0组合产生。2.3.2最小模式下的总线保持HOLD是其它总线主模块发出的总线保持请求信号；HLDA是CPU发出的总线保持回答信号CPU一旦让出总线控制权，他的地址、数据、状态引腿全部浮空ALE例外 HOLD要在下一

15、个时钟上升沿被检测到HOLD直接影响BIU，间接影响EU，HLDA后，指令队列照样执行完HOLD、 HLDA相继低电平后（释放），CPU不马上驱动总线，继续浮空2.3.3最大模式下的总线请求允许总线控制信号不再是HOLD、 HLDA，而是RQ/GT0、RQ/GT1 8086的存储器组织和管理2.4.1 8086的存储器组织8086有20根地址线，2201M的存储器寻址空间，00000FFFFFH内部寄存器、指令指针、堆栈指针都是16位，寄存器最多寻址64K，所以要分段。CS（Code Segment）、SS(Stack Segment)、DS（Data Segment）、ES(Extra Se

16、gment)。段地址左移4位偏移量20位物理地址。存储器中的操作数可以是1个字（高位字节放高地址单元）、1个字节分段的好处：。大部分指令只涉及16位地址，段地址通常不变。编程方便。有利于浮动装配，只要系统自动将新软件装配到合适地点、程序不涉及物理地址。同一个物理地址可由不同的段地址不同偏移量得到。各段间可相互覆盖，公用某64K区IBM PC/XT 这个通用8088系统中，内存有几处用途固定：00000003FFH共1K区域，存放中断向量（2564）B0000HBBF3FH约4K字节是单色显示器的显示缓冲区B8000HBBF3FH约16K字节是彩色显示器的显示缓冲区从FFFF0HFFFFFH仅1

17、6单元，放一条无条件转移指令，转系统初始化程序段。2.3.4 8086的I/O组织8086允许有65535（64K）个8位的I/O端口，相邻两个可合成16位口CPU通过IN、OUT指令访问端口。有些系统I/O与存储器统一编址，访问灵活。四、8086微处理器考核点及例题解析2.1 8086微处理器考核难点从学习8086微处理器开始，正式进入微机原理深层次的学习，99的初学者感到茫然，很难理解有关概念。比较现实的方法是采取默认和被动接受的策略，姑妄听之。本章许多内容甚至要等到学完后续几章后才会有深刻的理解，而总的来说前面的内容是后面章节的基础。必须耐着性子一章章一节节通读4-5遍，是否真正理解还要

18、等做完习题才知道。本章是起步，80868088微处理器一章的全部内容都很重要，处处是考点，如8086编程结构、引脚信号、最大最小工作模式、8086时序以及8086存储器和I/O的组织。2.2 8086微处理器例题解析1.使用中断有什么好处？答：实现中断好处有三： （1）同步操作： CPU和外设能同时工作， CPU也可命令多个外设同时工作； （2）实现实时处理：这在计算机用于实时控制时十分重要； （3）进行故障处理。2.8086有哪几种中断方式？答： 1分为软件中断和硬件中断两大类。2软件中断是由指令执行所引起的中断，主要有INT n中断、除法错中断、溢出中断、单步中断等。3硬件中断是外部请求所

19、引起的中断，有两条外部请求输入线一个是NMI（屏蔽中断），另一个是INTR（可屏蔽中断）。3. 什么是中断向量？什么是中断向量表？答：中断向量；中断服务程序的入口地址。中断向量表：8086的内存的前1K字节可以存放256个中断向量，每个中断向量4个字节，这个存储区域就构成了中断向量表。指出下列标志位的含义:CF, PF,AF,ZF,SF，答案：CF进位标志。若运算结果的最高位产生一个进位或借位，则CF=1，否则XF=0。PF 答案：奇偶标志。若运算结果中“1”的个数位偶数，则PF=1，否则PF=0。AF答案：辅助进位标志。若在字节操作时，由低半字节向高半字节由进位或借位；或在字 操作时，由低位

20、字节向高位字节有进位或借位，则AF=1，否则AF=0。ZF 答案：零标志。若运算结果为0，则ZF=1，否则ZF=0。SF 答案：符号标志。若运算结果的最高位为1，则SF=1，否则SF=0。5. 8086内存的前1K字节建立了一个中断向量表，可以容纳多少个中断向量？如果有软中断INT 13H，则中断向量表指针是多少？假如由该指针起的四个内存单元中顺序存放59H，ECH，00H，F0H，则中断服务程序入口地址是多少？怎样形成的？答: 8086内存的前1K字节建立了一个中断向量表，可以容纳多少个中断向量？如果有软中断INT 13H，则中断向量表指针是多少？假如由该指针起的四个内存单元中顺序存放59H，ECH，00H，F0H，则中断服务程序入口地址是多少？怎样形成的？6、8086 CPU可访问的存储器空间为1MB，它分为奇数存储体和偶数存储体两部分，其中奇数存储体的选择信号是 。（A）ALE （B）BHE （C）A