集成电子技术基础教程(第二版)-课件-第3篇-第5章-集成触发器与基本时序电路

1、第5章 集成触发器与基本时序电路 3.5.1 基本RS触发器 触发器能记忆1位二进制信息，即可以记忆“0”信息，也可以记忆“1”信息。下面是能实现记忆信息的三种基本电路。但是 是0还是1（ 是1还是0）不能人为确定，是随机的。由第一个图可知，相互交叉连接，所以两者一定为互补输出， =0时， ；反之也行。 为了能明确决定是记忆0信息，还是记忆1信息，电路中引入两个输入端， 和 端。Q的状态代表触发器的输出状态。复位端，使Q为0状态置位端，使Q为1状态以与非门组成的基本RS触发器为例分析其功能 和 上加了非号是表示输入低电平时，才改变输出状态。 当 时，触发器的状态不变，由原状态决定。这种情况称触

2、发器为保持功能；一、基本RS触发器功能时，称触发器为置0功能（也称复位）；时，称触发器为置1功能；（也称置位）时，当同时撤除后，的状态是0还是1将具有随机性，所以，在实际使用时 这种情况应避免，通常用“禁用”或“约束”表示。上述分析的功能通常用真值表描述保持11置10101置01010禁用00说明例：由或非门构成的基本RS触发器，假定触发器原状态Q为高电平“1”，已知RD和SD的波形，试画出在此波形作用下的Q端和Q非端波形。解：“0”还是“1”态无法确定二、基本RS触发器的动态特性动态特性是指：触发器输入状态和输出状态Q翻转之间的时间配合。 触发器的状态翻转必须稳定、可靠，存储的二进制信息才有

3、意义。为此对 、 端的状态提出了要求。假定 、 原都为“1”，Q为“0”状态。每全与非门的延迟时间为1tpd。若 、 ，则Q经1tpd延时变高，再经1tpd后， 变低。若 、 ，则 经1tpd延时先变高，再经1tpd后，Q变低。可见，从输入状态变化到输出状态改变， 和 的高低电平时间都应2tpd。三、基本RS触发器应用 （1）消除机械开关抖动消除抖动电路与波形 （2）用来组成功能完整、翻转可靠的各类触发器。3.5.2 电平触发的触发器 在时序逻辑电路中，都要求用一个统一信号（一般为时钟脉冲）来协调整个电路的工作。有时钟信号触发时，电路的输出状态翻转，没有时钟信号时，电路状态不会翻转。一、时钟高

4、电平触发RS触发器1.电路说明 在基本RS触发器的基础上增加了两个与非门，所以在输入的R、S上没有了非号和D下标。 当CP为低电平“0时”，G3和G4与非门封锁，只有在CP高电平“1”后，两个与非门打开，接受R、S状态。 所以，输出状态变化由时钟脉冲控制，但改变到什么状态，还是由R、S端状态决定，在不计翻转时间下，说明脉冲高电平信号出现和触发器状态翻转是同时发生的，所以也称同步触发器(锁存器)。 在CP低电平“0”时，可以用 和 来决定触发器Q端的初始状态。2.电路功能分析 令CP脉冲作用之前触发器的状态为初始状态,CP脉冲作用后的状态为次态（下一状态）。当触发器初态设置好后， 、 都应置高电

5、平 R=S=0时，CP脉冲高电平作用后，触发器的状态不变，即：这种情况称触发器为保持功能。 R=0，S=1时，CP脉冲高电平作用后触发器实现了置1功能。 R=1，S=0时，CP脉冲高电平作用后触发器实现了置0功能。 R=1，S=1时，CP脉冲高电平作用时而CP=1作用后不变置“1”都“1”不确定保持功能置1功能置0功能11111禁用（约束）01111010111000111111011101011110011000011异步置1101异步清0010说明功能的真值表表示状态转换图表示11111禁用（约束）01111010111000111111011101011110011000011异步置11

6、01异步清0010说明功能的特性方程表示逻辑符号3.动态特性图示是RS触发器各处的波形图，并设每个与非门的平均延迟时间为1 。 对复位、置位端数据存在的时间要求 、 对RS端数据存在的时间要求或对CP高电平 时间要求或 CP脉冲出现到触发器状态翻转时间Q由10的时间4.触发特点 在CP=1高电平期间，RS的变化都会使触发器的状态产生翻转。故RS端的数据必须在CP=0期间完成转换。 说明在CP=1期间，非常容易接收干扰信号，抗干扰能力差。请问：电路连接成如图所示，Q端波形会如何？对CP脉冲脉宽有没有要求？有要求时tCPH=?二、时钟高电平触发D触发器 在S和R间加一个非门，使S=D，电路如图所示

7、，即成高电平触发的D功能触发器了。（CP高电平有效） 因为S=D，R= ，代入RS触发器的特性方程，即有： 说明高电平触发的D触发器的次态与D端状态相同。D触发器真值表1置11011置0000说明D逻辑符号 D触发器与高电平触发的RS一样，同样存在CP=1期间容易接收干扰信号的问题，只不过D触发器没有输入信号的约束条件罢了。 为了提高抗干扰能力，使触发翻转更加可靠，必须改进电路的结构和触发方式。3.5.3 边沿触发器 边沿触发器只有在CP脉冲的上升沿或下降沿时接收信号，并完成翻转。由于触发器响应输入信号的时间极短，所以，电路的可靠性高，抗干扰能力强。目前触发器的产品一般都采用该技术。一、主从D

8、功能触发器 实现边沿触发的最简单方法是将两个高电平触发的D触发器串联起来，用同一个CP脉冲触发，如图所示。主触发器从触发器 CP为高电平“1”，主触发器根D状态翻转，QM=D；从触发器（触发器）Q端状态不会改变。 CP一当跳变为低电平“0”，主触发器状态封锁保持不变；从触发器（触发器）Q端状态跟主触发器而变，即Q=QM=D。 可见在一个CP脉冲周期内，分为两个节拍动作，但对整个触发器而言，其状态改变是在CP脉冲的下降沿到达后实现的。所以为下降沿触发的D触发器。逻辑符号 注意：该电路在CP=1期间，也容易把干扰信号接收锁存在主触发器中，若干扰信号消失后，等到CP变为低电平时，该锁存在主触发器中的

9、关状态仍然将传入从触发器，使触发器的状态发生改变。 用CMOS传输门和或非门组成主从型D触发器时，接收干扰信号的可能性将减小，提高了抗干扰能力。 电路同样分主、从触发器，一个时钟周期也分两个节拍动作。同时不有以下特点： 不管CP是高电平还是低电平，都能用复位端和置位端进行可靠的复、置位。而且是高电平复位和置位。如RD=“1”,SD=“0”时,Q=“0”如RD=“0”,SD=“1”时,Q=“1”TG1、TG4接通，TG2、TG3断开，主触发器接收D信息，从触发器状态不变；触发器输出状态（从触发器状态）不变。TG2、TG3接通，TG1、TG4断开，主触发器保持原接收的D信息，从触发器状态跟主触发器

10、状态翻转； 可见在一个CP脉冲周期内，分为两个节拍动作，但对整个触发器而言，其状态改变是在CP脉冲的上升沿到达后实现的。所以为上升沿触发的D触发器。逻辑符号内部电路二、维持阻塞型D功能触发器 这种结构的触发器利用两条反馈线，一条称维持线，另一条为阻塞线实现边沿(上升沿正边沿）触发。根据电路图作如下分析：CP=0时，由于G3、G4门封锁，触发器状态不可能改变。在CP=1期间、CP上升沿及CP下降沿作用时，Q端的状态用表加以说明。Qn0111置101100或11Qn1011置010010或10Qn+1G6G5G4G3CPQnD可见，触发器在CP脉冲作用后的次态与D端的信号状态相同，即： Qn011

11、1置101100或11Qn1011置010010或10Qn+1G6G5G4G3CPQnD 在CP=1期间，有维持置”0”和阻塞置”1”或维持置”1”和阻塞置”0”的作用，使触发器接收信号和状态翻转稳定可靠。逻辑符号 在触发器部分，为了熟悉功能和各种触发器的触发特点，通过画波形来训练。 例：已知CP、D以及 和 的波形，试画出上升沿触发D和高电平触发D两种触发器的Q端波形图。解：边沿触发电平触发三、上升沿D触发器的时间配合 （CP、D、Q） 假定每个触发器的翻延时时间都为1tpd时间。它表示D信号应比CP早到的时间，从图可见，该时间为： 2 输入信号建立时间 输入信号保持时间它表示CP上升沿到达

12、后，D信号应保留的时间。由图可见，该时间为 1 从CP脉冲上升沿到达,到Q端由低电平变为高电平之间时间：Q由高到低时间： 触发器翻转时间或 CP脉冲的高低电平时间 tCPH3tpd，tCPL3tpd为此，CP脉冲的最高工作频率为四、下降沿触发JK功能触发器 该电路在CP脉冲下降沿期间接收JK信号并完成状态翻转，靠的是内部门电路延时时间差而实现的。G3、G4的延迟时间比G1、G2长实现下降沿触发。 G3、G4输出高电平，B、B两组与门封锁，触发器的状态由A、A两组与门互锁，状态不会改变。 CP=0时 由于B、B与门其中的一个输入为高电平，所以，只要有另一个也为高电平时，就可由B、B与门互锁触发器

13、的状态，所以状态不变。 CP=1期间 触发器状态由原A、A互锁转换到由B、B互锁，触发器的状态也不变。 CP从0跳到1期间因G1、G2门的延时比G3、 G4门短，使 状态还来不及改变，形成了图示等效电路，其中B、B已被封锁， CP由1跳变到0期间可见，电路是一个下降沿触发的触发器。从表达式得到：J=0，K=1J=1，K=0J=K=1保持功能置“0”功能置“1”功能翻转功能J=K=0真值表0111 翻转10111101 置110010110 置000101100 保持 0000说明KJJK触发器具备有四种功能，是一个全功能触发器。电路符号 例：设下降沿触发JK触发器的初态为“0”，复位和置位端都

14、为高电平，若CP，同步输入JK的电压波形如图所示，试画出Q端的波形图。 解：因为是下降沿触发JK功能触发器，只要CP下沿对下来，画出按JK功能翻转波形即可。3.5.4 其它功能触发器 触发器具有两种状态，在CP脉冲的作用下，能从一种状态转换到另一种状态。所以在脉冲电路中，往往把电路称作双稳态触发器。 除了RS、D和JK功能三种触发器外。在实际应用中，还有T、T功能两种触发器，它们可以方便地从上述三种的任一种变换得到。1. T触发器（计数触发器） T触发器只有一种功能:翻转功能(也称计数功能),即每加入一个CP触发脉冲,触发器Q状态仅改变一次。如原Q状态为”1”,CP脉冲加入后,Q状态变为”0”

15、态；如原为“0”态，CP脉冲加入后翻转为“1”态。逻辑符号翻转波形由RS、D和JK触发器连接成的T触发器分别如图所示。JK实现：JK=“1”，（有多种方法实现）D实现：RS实现：1. T触发器（可控计数触发器） T触发器只有一个T输入端，具有两种功能:T=1时，触发器状态翻转，T=0时，触发器状态保持。T触发器的功能表逻辑符号01计数10111保持不变000T说明次态初态输入根据功能表，将有特性方程：由JK触发器变换而来触发器部分小结电路结构：基本RS、电平触发、边沿触发（主从触发器）等，可从CP脉冲引入端的符号加以区别。与非门组成的基本RS触发器高电平触发RS触发器低电平触发RS触发器上升沿

16、触发的D触发器下降沿触发的D触发器上升沿触发JK触发器下降沿触发JK触发器JK端分别有二个与逻辑变量逻辑功能RS: 三种功能,置0，置1，保持， D: 两种功能：置0，置1 JK: 四种功能：置0，置1，保持， T: 两种功能：翻转，保持约束RS=0翻转（计数） T: 一种功能：翻转功能描述方法（JK触发器为例）真值表（特性表）01111011110110010110001011000000KJ次态函数（特性方程）状态转换图激励表0 0101 10 1 1011 01 0 1110 10 0000 0R SJ K D T3.5.5 触发器功能的VHDL描述 触发器的硬件语言描述以下面例子说明。

17、例：试用VHDL语言描述一个具有异步复位和异步置位的JK功能触发器。解：JK触发器的一种VHDL语言描述为：entity myJKFF is -实体定义 Port ( SETn : in STD_LOGIC;-端口说明 CLRn : in STD_LOGIC;-输入端口 J : in STD_LOGIC; K : in STD_LOGIC; CLK : in STD_LOGIC; Q : out STD_LOGIC；-输出端口 Qn : out STD_LOGIC);end myJKFF; -结束实体定义 architecture Behavioral of myJKFF is-结构 体，功能

18、描述signal TMP: STD_LOGIC; beginprocess (SETn,CLRn,CLK,J,K)-进程Begin -进程开始if CLRn=0 then -功能描述TMP=0;elsif SETn=0 thenTMP=1;elsif (CLKevent and CLK = 0) thenif (J=0) and (K=1) thenTMP=0;elsif (J=1) and (K=0) thenTMP=1;elsif (J=1) and (K=1) thenTMP= not TMP;end if;end if;end process; -进程结束Q= TMP;Qn= not

19、TMP;end Behavioral; -结束结构描述仿真结果如图。例1 图示电路是用CMOS组成的边沿触发器和或非门组成的脉冲分频电路，试画出在一系列CP脉冲作用下Q1、Q2和Z端对应的输出波形。设触发器初态都为0注:未画出的复位和置位端表示高电平可以先画 和再画Z例2设计一个四人参赛抢答的逻辑控制电路。具体要求如下： 每个参赛者控制一个按钮，用按动按钮发出抢答信号。 竞赛主持人用另一个按钮，用于将电路复位。 竞赛开始后，先按动按钮者将对应的一个发光二极管点亮，此后，其它三人再按动按钮对电路不起作用。解：根据题目要求，选用带低电平复位的边沿D触发器。D端和复位端的数据通过按钮接地或接高电平实

20、现，四个参赛人分别控制一个触发器，四个D触发器的CP连在一起，由一个高频脉冲信号触发，输出端接发光二极管指示抢答成功与否。主持人按钮控制四个触发器的复位端，作为总清零用，其电路如图所示。解：根据题目要求，选用带低电平复位的边沿D触发器。D端和复位端的数据通过按钮接地或接高电平实现，四个参赛人分别控制一个触发器，四个D触发器的CP连在一起，由一个高频脉冲信号触发，输出端接发光二极管指示抢答成功与否。主持人按钮控制四个触发器的复位端，作为总清零用，其电路如图所示。抢答电路其中之一习 题3.5.3 3.5.4 3.5.5习 题0811113.5.6 3.5.7 3.5.103.5.133.5.6 时

21、序逻辑电路的基本概念 时序逻辑电路的工作特点与组合逻辑电路不同。时序电路某时刻的输出状态不但与该时刻的输入取值有关，还与前一时刻的输出状态有关。因此，必须把前一时刻的输出记忆下来。时序电路的基本框图由组合电路和记忆电路（触发器）两部分组成。一、时序逻辑电路的结构 式中X是电路输入，Z是电路输出，Qn记忆电路的初态，Qn+1是记忆电路的次态。显然，除X以外，其它量都与时钟CP有关，说明电路需要一个时钟脉冲信号来触发或协调工作。二、时序逻辑电路的功能描述 时序逻辑电路的功能描述主要有三种：状态转换真值表、状态转换图和时序（波形）图。 如一个3位二进制减法计数时序逻辑电路，可以用三种方法中的任一种来

22、描述该减法计数功能。状态转换真值表11100000111111101011200110131100014 01011051000106 0001007 次态 初始状态时钟 CP状态转换图000101110111001100011010时序图(波形图)三、时序逻辑电路的分类 根据不同的依据和规则，时序电路的分类也不同。 电路中，所有触发器的时钟端连在一起与不连在一起分：连在一起为同步时序逻辑电路，不连在一起为异步时序逻辑电路。 根据电路输出是否与输入有关，分为Mealy型和Moore型时序逻辑电路。 Mealy型时序电路的输出状态，由电路输入和触发器初态一起决定；而Moore型时序逻辑电路的输出

23、状态只与触发器的初始状态决定。Moore电路Mealy电路3.5.7 基本时序电路的分析方法 在给定时序电路的条件下，一般是看不出电路能完成具体的逻辑功能的，只有通过对电路的分析，得到电路的状态转换表（或状态转换图，或画出时序图）后，才能正确得到电路的功能结论。 对电路的分析，有多种方法，读者可以应自身的爱好选择，此处只介绍其中较容易的一种。一、同步时序电路分析 同步时序电路的特点是：电路中所有触发器的CP端都连在一起，受同一个时钟触发。因此，具备翻转条件的触发器状态同时改变。 初学者通常按以下步骤进行： 写出触发器的驱动方程，特性方程和输出方程；驱动方程代入特性方程求出触发器状态方程； 依次

24、设定初态代入状态方程和输出方程求出次态，电路输出； 列出状态转换图、状态转换真值表或画出时序图，并得出电路的功能结论。例：分析给出的时序电路，画出状态转换表、电路工作时的状态转换图，得出电路的逻辑功能。解： 分析一下给出电路的结构，对分析电路功能有帮助。 三个触发器的CP连在一起，同时受触发。触发器的JK端信息为互补，都为下降沿触发。3个与或门在X控制下，实现选择JK端信息的来源，电路的输出就是3个触发器的状态。驱动方程：特性方程：对FF2状态方程：同理得：依次设定初态求次态：X=0，列状态转换表0 0 01 1 1 1160 1 01 1 1 0151 0 01 1 0 1141 1 01

25、1 0 0130 0 11 0 1 1120 1 11 0 1 0111 0 11 0 0 1101 1 11 0 0 090 0 00 1 1 181 0 00 1 1 070 0 10 1 0 161 0 10 1 0 050 1 00 0 1 141 1 00 0 1 030 1 10 0 0 121 1 10 0 0 01CP0 0 01 1 1 1160 1 01 1 1 0151 0 01 1 0 1141 1 01 1 0 0130 0 11 0 1 1120 1 11 0 1 0111 0 11 0 0 1101 1 11 0 0 090 0 00 1 1 181 0 00 1

26、 1 070 0 10 1 0 161 0 10 1 0 050 1 00 0 1 141 1 00 0 1 030 1 10 0 0 121 1 10 0 0 01CP 有效循环，无效循环，自启动状态转换图。二、异步时序电路分析 异步时序电路的特点是：电路中触发器的CP端不一定连在一起，各触发器受触发时间不统一，因此，触发器状态翻转有先有后。 这时的分析方法与同步基本相同，只是要特别注意有否时钟脉冲。例：分析给出的时序电路，画出状态转换表、电路工作时的状态转换图，得出电路的逻辑功能。解： 三个触发器的CP端只有二个连在一起，CP1受最低位触发器的输出下降沿触发，Q2经反相后输出。设定初态，依

27、次求出次态：010011100000010011/Z/1/0/1/1/1/0/0/0/0/0/0/0/1/1/1/1主循环时序图 电路功能结论： 状态转换图异步可以自启动的421编码的5进制加法计数器三、计数器分析 计数器是数字系统中应用极为广泛的一种时序逻辑电路。主要应用在测频、测距，定时和时间测量中，如计算机中的定时器和时钟计数器等。计数器同步计数器异步计数器二进制计数器非二进制计数器加法计数器减法计数器可逆计数器按连接方式分按进制分按功能分1.二进制计数器 二进制计数器的连接很有规律，分析时，只要看清电路的物理连接规律，一般都能得出功结论。(1) 同步二进制计数器电路连接特点： 同步二进

28、制加法计数器每个触发器的CP连在一起，是同步型时序电路。每个JK触发器都接成T功能，只有T=“1”时，来CP脉冲才翻转。每个触发器的复位端相连接，作为总清“0”。由以上特点，能方便地画出时序图。时序图（波形图）进位输出000811170116101500141103010210010000Q0Q1Q2触发器状态CP顺序电路的状态转换真值表状态转换图 波形图或状态转换图都可得出电路是一个同步3位二进制加法计数器。 因一次计数循环需8个CP脉冲，故也称模8计数器。（也有分频器之称） 请问：同步3位二进制数减法计数的状态真值表？000810070106110500141013011211110000

29、Q0Q1Q2触发器状态CP顺序时序图时序图？状态转换图？逻辑电路图？同步3位二进制减法计数器 (2)异步二进制计数器电路连接特点：除最低位触发器以外,每个触发器的CP都来自相邻高位触发器的输出(Q或Q非)。所有触发器全连接成T功能。异步二进制加法计数器 因此,画时序图时就看触发器是否有CP下降沿就是了。异步3位二进制减法计数器 同步和异步3位二进制加法或是减法计数器实现的功能是相同的，只是电路连接不同。 异步电路连接简单，但计数速度比同步慢，仔细考虑还会有过渡脉冲等。(3)二进制计数器连接规律小结X=“1”加法X=“0”减法可逆减法加法备注同步二进制T触发器T端函数触发沿异步二进制各触发器CP

30、时钟函数 条件功能(1)同步十进制加法计数器 触发器都由T触发器构成，当T是高电平时，加入CP脉冲下降沿后就翻转。C是进位输出信号。2.十进制计数器 由图写出电路的驱动方程为： 如果从0000开始计数，当第七个计数脉冲CP到达后，计数器状态为0111状态，与三位二进制加法计器状态相同，此时T0=1、T1=1、T2=1、T3=1。 所以，第八个计数脉冲下降沿到达后，4个触发器都翻转，计数器状态变为1000。此时， T0=1、T1=0、T2=0、T3=0。 输入第九个计数脉冲CP下降沿后，计数器状态翻转为1001状态，此时T0=1、T1=0、T2=0、T3=1。 因此，当第十个CP脉冲加入后，电路

31、返回到0000状态。所以，状态转换图为：可见，这个电路是能够自启动的。而且是按8421BCD编码计数的。 时序图（计数波形图）2.异步十进制加法计数器 这是一个异步十进制加法计数器的典型电路。假定初始已复位为0000状态，而复位和置位端都已处于高电平。 如果计数器Q3Q2Q1Q0从0000状态开始计数。由图可知，在加入第8个CP脉冲前，FF2、FF1、FF0的JK端始终为“1”，因此计数过程与异步3位二进制加法计数器相同。在此期间FF3虽然也加了CP，但J=0，K=1，所以Q3不会翻转，电路状态为Q3Q2Q1Q0为0111。 当第八个CP脉冲加入时，因J3=K3=1，所以Q0从下降沿出现后，Q

32、3由0翻转为1，同时Q1和Q2也随之翻转为0，Q3Q2Q1Q0变为1000。 第九个CP脉冲加入后，Q0从0变1，而其它触发器因无CP下降沿状态不变。所以Q3Q2Q1Q0变为1001。 第十个CP脉冲下降沿，Q0从1变0，同时Q0的下降沿使Q3也由1变0，于是电路从1001返回到0000状态，跳过10101111这6个状态，实现了十进制加法计数。3.5.8 同步时序电路的一般设计方法 设计是根据提出的功能要求，将实现该功能的电路设计出来。在保证电路功能的前提下，设计出来的电路越简越好。 设计分同步和异步时序电路设计。同步时序电路因所有触发器都是受同一个CP触发，所以设计比较简单。异步时序设计要选好每个触发器的CP后，设计方法也可参照同步进行。同步时序电路设计流程： 画出实现功能的完整的状态转换图，或时序图，选好触发器类型； 有必要时可以对原状态图进行合并或简化，使状态图最简，然后用二进制代码进行编码； 充分理解题意，确定电路输入和输出变量，确定电路工作的状态