新编-第八章时序逻辑电路-精品课件

1、电子技术第八章 时序逻辑电路数字电路部分Email me please if you have any questions:zzh3385346yahoo时序逻辑电路内容提要：时序逻辑电路是数字系统中应用广泛的又一类逻辑电路，与组合逻辑电路形成对比的是：电路每一次的输出状态不仅与当前输入有关，还与过去的状态有关。即在前一时刻的输入触发信号消失后，电路输出端仍能保持原来的状态，这一特性表示，时序逻辑电路具有存储功能。 触发器： 是一种具有记忆功能的逻辑单元电路， 它能储存一位二进制码(0或1)。特点：1、有两个互补的稳定状态“0”态和“1”态；2、能根据输入信号将触发器置成“0”或“1”态；3、

2、输入信号消失后，被置成的“0”或“1”态能 保存下来，即具有记忆功能。低电平有效两互补输出端基本 RS 触发器两输入端&QQ.G1&.G2SDRD反馈线1.电路组成、符号、说明： 逻辑符号QQSDRD两互补输出端基本 RS 触发器两输入端&QQ.G1&.G2SDRD 正常情况下，两输出端的状态保持相反。通常以Q端的逻辑电平表示触发器的状态，即Q=1，Q=0时，称为“1”态；反之为“0”态。反馈线1.电路组成、符号、说明： 即：触发器输出与输入的逻辑关系1)设触发器原态为“1”态。翻转为“0”态(1) SD=1，RD = 010011010QQ.G1&.&G2RDSD2.工作原理分析：2)设原态

3、为“0”态1001110保持“0”态不变复位0 结论: 不论 触发器原来 为何种状态， 当 SD=1， RD=0时， 将使触发器 置“0”或称 为复位。QQ.G1&.&G2SDRD(1) SD=1，RD = 0011)设原态为“0”态011100翻转为“1”态(2) SD=0，RD = 1QQ.G1&.&G2SDRD2.工作原理分析：2)设原态为“1”态0110001保持“1”态不变置位1 结论: 不论 触发器原来 为何种状态， 当 SD=0， RD=1时， 将使触发器 置“1”或称 为置位。QQ.G1&.&G2SDRD(2) SD=0，RD = 1111)设原态为“0”态010011保持为“

4、0”态(3) SD=1，RD = 1QQ.G1&.&G2SDRD2.工作原理分析：2)设原态为“1”态1110001保持“1”态不变1 当 SD=1， RD=1时， 触发器保持 原来的状态， 即触发器具 有保持、记 忆功能。QQ.G1&.&G2SDRD(3) SD=1，RD = 1110011111110若G1先翻转，则触发器为“0”态“1”态(4) SD=0，RD = 0 当信号SD= RD = 0同时变为1时，由于与非门的翻转时间不可能完全相同，触发器状态可能是“1”态，也可能是“0”态，不能根据输入信号确定。QQ.G1&.&G2SDRD10若先翻转2.工作原理分析：状态将不能确定!低电平

5、有效基本 RS 触发器状态表逻辑符号RD(Reset Direct)-直接置“0”端(复位端)SD(Set Direct)-直接置“1”端(置位端)QQSDRDSDRDQ1 0 0 置00 1 1 置11 1 不变 保持0 0 同时变 1后不确定功能3. 状态表：同步 RS 触发器基本R-S触发器导引电路&G4SR&G3C.&G1&G2.SDRDQQ1同步的概念 (1) 同步的作用：控制(2) 同步的信号：时钟2.同步R-S触发器电路及符号逻辑符号QQSR CSDRD时钟脉冲时钟脉冲当C=0时011 R，S 输入状态 不起作用。 触发器状态不变11.&G1&G2.SDRDQQ&G4SR&G3C

6、 SD，RD 用于预置触发器的初始状态， 工作过程中应处于高电平，对电路工作状态无影响。被封锁被封锁3.工作原理分析：当 C = 1 时1打开触发器状态由R，S 输入状态决定。11打开触发器的翻转时刻受C控制（C高电平时翻转），而触发器的状态由R，S的状态决定。.&G1&G2.SDRDQQ&G4SR&G3C当 C = 1 时1打开触发器状态由R，S 输入状态决定。11打开触发器的翻转时刻受C控制（C高电平时翻转），而触发器的状态由R，S的状态决定。.&G1&G2.SDRDQQ&G4SR&G3C1101010(2) S = 0, R= 1触发器置“0”(3) S =1, R= 0触发器置“1”1

7、1.&G1&G2.SDRDQQ&G4SR&G3C1110011110若先翻若先翻Q=1Q=011(4) S =1, R= 1当时钟由 1变 0 后 触发器状态不定11.&G1&G2.SDRDQQ&G4SR&G3C可控RS状态表0 0 SR0 1 01 0 11 1 不定Qn+1QnQn时钟到来前触发器的状态Qn+1时钟到来后触发器的状态逻辑符号QQSR CSDRDC高电平时触发器状态由R、S确定跳转4. 状态表 5. 例：画出可控 RS 触发器的输出波形RSC不定不定可控 RS状态表C高电平时触发器状态由R、S确定QQ010 0 SR0 1 01 0 11 1 不定Qn+1Qn存在问题：时钟脉

8、冲不能过宽，否则出现空翻现象，即在一个时钟脉冲期间触发器翻转一次以上。C克服办法：采用 JK 触发器或 D 触发器0 0 SR 0 1 0 1 0 1 1 1 不定Qn+1QnQ=SQ=R1.电路及符号从触发器主触发器反馈线C C CF主JKRS CF从QQQSDRD1JK触发器逻辑符号 CQJKSDRDQ2. 工作原理01F主打开F主状态由J、K决定，接收信号并暂存。F从封锁F从状态保持不变。01CRS CF从QQQSDRD1 CF主JKC 01互补时钟控制主、从触发器不能同时翻转C10状态保持不变。从触发器的状态取决于主触发器，并保持主、从状态一致，因此称之为主从触发器。F从打开F主封锁0

9、RS CF从QQQSDRD1 CF主JKC C01C01010010C高电平时触发器接收信号并暂存（即F主状态由J、K决定，F从状态保持不变）。要求C高电平期间J、K的状态保持不变。C下降沿( )触发器翻转（ F从状态与F主状态一致）。C低电平时,F主封锁J、K不起作用CRS CF从QQQSDRD1 CF主JKC 01RS CF从QQQSDRD1 CF主JKC C010分析JK触发器的逻辑功能(1)J=1, K=1 设触发器原态为“0”态翻转为“1”态110110101001状态不变主从状态一致状态不变01RS CF从QQQSDRD1 CF主JKC C010(1)J=1,K=110设触发器原态

10、为“1”态为“？”状态J=1, K=1时，每来一个时钟脉冲，状态翻转一次，即具有计数功能。(1)J=1, K=1跳转01RS CF从QQQSDRD1 CF主JKC C010(2)J=0，K=1 设触发器原态为“1”态翻转为“0”态01100101011001设触发器原态为“0”态为“？”态01RS CF从QQQSDRD1 CF主JKC C010(3)J=1，K=0 设触发器原态为“0”态翻转为“1”态10011010100101设触发器原态为“1”态为“？”态RS CF从QQQSDRD1 CF主JKC C010(4)J=0，K=0 设触发器原态为“0”态保持原态00010001保持原态保持原态

11、RS CF从QQQSDRD1 CF主JKC C01001结论：C高电平时F主状态由J、K决定，F从状态不变。C下降沿( )触发器翻转（ F从状态与F主状态一致）。3. JK触发器的逻辑状态表Qn10 0 1 1 1 0 0Qn0 0 0 1 01 0 1Qn+1QnSR 0 1C高电平时F主状态由J、K决定，F从状态不变。C下降沿( )触发器翻转（ F从状态与F主状态一致）。 J K Qn Qn+1 0 0 0 1 1 0 1 1 JK触发器状态表0 1 0 1 0 1 0 1 J K Qn+1 0 0 Qn 0 1 0 1 0 1 1 1 Qn JK触发器状态表(保持功能) (置“0”功能)

12、 (置“1”功能) (计数功能)C下降沿触发翻转SD 、 RD为直接置 1、置 0 端，不受时钟控制，低电平有效，触发器工作时SD 、 RD应接高电平。逻辑符号 CQJKSDRDQ3. JK触发器的逻辑状态表4.例：JK 触发器工作波形CJKQ下降沿触发翻转仍为下降沿触发翻转1. 将JK触发器的J端经非门后与K端相连即构成 D 触发器当J=D, K=D时，两触发器状态相同D触发器状态表D Qn+1 0101J K Qn+1 0 0 Qn 0 1 0 1 0 1 1 1 Qn JK触发器状态表D1 CQJKSDRDQD 触发器下降沿触发翻转2.符号及状态表上升沿触发翻转逻辑符号DCQQRDSD逻

13、辑符号DCQQRDSDD触发器状态表D Qn+1 0101D 触发器3. D 触发器工作波形图CDQ上升沿触发翻转第三节 寄 存 器 寄存器是数字系统常用的逻辑部件，它用来存放数码或指令等。它由触发器和门电路组成。一个触发器只能存放一位二进制数，存放 n 位二进制时，要 n个触发器。按功能分数码寄存器移位寄存器1. 仅有寄存数码的功能 清零寄存指令通常由D触发器组成(1)并行输入方式RD.QDF0d0Q0.Q.DF1d1Q1.d2Q.DF2Q2QDF3d3Q300001101寄存数码1101触发器状态不变动画一、数码寄存器2. 工作方式RDSDd3RDSDd2RDSDd1RDSDd010清零1

14、100寄存指令&Q0&Q1&Q2&Q3取数指令1100(2)并行输出方式&QQQQ00000011状态保持不变101011111. 功能：不仅能寄存数码，还有移位的功能。 所谓移位，就是每来一个移位脉冲，寄存器中所寄存的数据就向左或向右顺序移动一位。按移位方式分类单向移位寄存器双向移位寄存器二、移位寄存器2.移位寄存器工作方式并行输入/并行输出串行输入/并行输出并行输入/串行输出串行输入/串行输出F3F2F1F0d0d1d2d3Q0Q1Q2Q3F3F2F1F0dQ0Q1Q2Q3F3F2F1F0d0d1d2d3Q3Q3F3F2F1F0d1清零0寄存指令并行输入串行输出DQ2SDRDd2&F2Q1

15、SDRDd1&F1Q0SDRDd0&F0DDQ3SDRDd3&F3D串行输入移位脉冲DC(1) 并行、串行输入/串行输出寄存器3. 移位寄存器电路第四节 计数器 计数器是数字电路和计算机中广泛应用的一种逻辑部件，可累计输入脉冲的个数，可用于定时、分频、时序控制等。分类加法计数器减法计数器可逆计数器 (按计数功能 )异步计数器同步计数器(按计数脉冲引入方式) 二进制计数器十进制计数器 N 进制计数器(按计数制) 按二进制的规律累计脉冲个数，它也是构成其它进制计数器的基础。要构成 n位二进制计数器，需用 n个具有计数功能的触发器。二、二进制加法计数器异步计数器：计数脉冲C不是同时加到各位触发器。因

16、此各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。一、数 制1.数制：即数的进位位制式和规则；2.十进制数制：即逢十进一；3.二进制数制：即逢二进一。 下降沿触发翻转1010 当J、K=1时，具有计数功能，每来一个脉冲触发器就翻转一次.清零RDQJKQQ0F0QJKQQ1F1QJKQQ2F2C计数脉冲1. 电路的组成在电路图中J、悬空表示J、K=1每来一个C翻转一次 当相邻低位触发器由1变 0 时翻转二、二进制加法计数器 二 进 制 数 Q2 Q1 Q0 0 0 0 0 1 0 0 12 0 1 0 3 0 1 14 1 0 0 5 1 0 16 1 1 0 7

17、1 1 18 0 0 0 脉冲数(C)二进制加法计数器状态表 从状态表可看出： 最低位触发器来 一个脉冲就翻转 一次，每个触发 器由 1变为 0 时， 要产生进位信号, 这个进位信号应 使相邻的高位触 发器翻转。2 计数过程分析及状态表： 异步二进制加法器工作波形2分频4分频8分频 每个触发器翻转的时间有先后，与计数脉冲不同步C12345678Q0Q1Q23 波形图： 下降沿触发翻转1010 当J、K=1时，具有计数功能，每来一个脉冲触发器就翻转一次.清零RDQJKQQ0F0QJKQQ1F1QJKQQ2F2C计数脉冲三、二进制减法计数器在电路图中J、悬空表示J、K=1每来一个C翻转一次1电路的

18、组成 二 进 制 数 Q2 Q1 Q0 0 0 0 0 1 1 1 12 1 1 0 3 1 0 14 1 0 0 5 0 1 16 0 1 0 7 0 0 18 0 0 0 脉冲数(C)二进制减法计数器状态表2 计数过程分析及状态表： 从状态表可看出： 最低位触发器来 一个脉冲就翻转 一次，每个触发 器由 0变为1 时， Q要产生借位信号, 这个借位信号应 使相邻的高位触 发器翻转。 二 进 制 数 Q2 Q1 Q0 0 0 0 0 1 0 0 12 0 1 0 3 0 1 14 1 0 0 5 1 0 16 1 1 0 7 1 1 18 0 0 0 脉冲数(C)二进制加法计数器状态表 从状

19、态表可看出：最低位触发器F0每来一个脉冲就翻转一次；F1：当Q0=1时，再来一个脉冲则翻转一次；F2：当Q0=Q1= 1时，再来一个脉冲则翻转一次。分析图12-22所示逻辑电路的逻辑功能。设触发器的初始状态为0。 【解】 在图9-17所示电路中，每个D触发器的端与输入D连接，故具有计数功能。高位触发器的CP来自相邻的低位触发器端。每来一个计数脉冲，最低位触发器在CP的上升沿翻转一次；而高位触发器是在相邻的低位触发器从0变为1时翻转. 表12-9 三位二进制减法计数器状态表计数脉冲二 进 制 数Q2Q1Q0000011112110310141005011601070018000图12-23 例12-3 三位二进制减法计数器波形图12.3.2二进制同步加法计数器 所谓同步计数器，是指各触发器状态的翻转和计数时钟CP脉冲是同一个CP脉冲 各触发器的信号输入端和相连，作为共同的信号输入端，即JK触发器转换成了T触