数字电子技术基础课件：第3章 组合逻辑电路

1、数字电子电路第3章 组合逻辑电路学习要点： 组合电路的分析方法和设计方法 利用数据选择器和可编程逻辑器件进行 逻辑设计的方法 加法器、编码器、译码器等中规模集成 电路的逻辑功能和使用方法重点掌握组合逻辑电路的分析与设计方法；掌握常用的组合逻辑电路的逻辑功能。3.1 组合逻辑电路的基本分析与设计方法3.2 加法器和数值比较器3.3 编码器和译码器3.4 数据选择器和分配器3.5 只读存储器（ROM）3.6 组合电路中的竞争冒险3.0 概述3.0概 述 一、组合逻辑电路的特点组合逻辑电路I0I1In-1Y0Y1Ym-1功能特点：组合逻辑电路中任何时刻的输出仅仅决定于当时的输入信号，而与该电路在此输

2、入信号之前所具有的状态无关；电路结构中无反馈环路（无记忆）结构特点：组合逻辑电路由常用门电路组合而成，其中既无从输出到输入的反馈连接，也不包含可以存储信号的记忆单元。二、表示方法真值表、卡诺图、逻辑表达式、时序图等。三、分类按逻辑功能特点分：加法器、比较器、编码器、译码器、数据选择器和分配器、只读存储器等。按使用基本开关元件不同分：CMOS、TTL等。3.1组合逻辑电路的基本分析与设计方法3.1.1 组合逻辑电路的分析方法3.1.2 组合逻辑电路的设计方法逻辑图逻辑表达式11最简与或表达式化简22从输入到输出逐级写出&ABCY1Y2Y3Y3.1.1 组合逻辑电路的分析方法最简与或表达式3真值表

3、34说明电路的逻辑功能当输入A、B、C中有2个或3个为1时，输出Y为1，否则输出Y为0。所以这个电路实际上是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过。40 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1A B C Y逻辑图逻辑表达式例1：最简与或表达式并项Y31111ABCYY1Y21真值表用与非门实现电路的输出Y只与输入A、B有关，而与输入C无关。Y和A、B的逻辑关系为：A、B中只要一个为0，Y=1；A、B全为1时，Y=0。所以Y和A、B的逻辑关系为与非运算的关系。电路的逻辑功能0 0 0 10 0 1 10 1

4、 0 10 1 1 11 0 0 11 0 1 11 1 0 01 1 1 0A B C Y&ABCYM=1(高电平）：Y=AM=0(低电平）：Y=B功能：二选一电路。数据选择器例2：Y=AM BM = AM+BMB&AMY1真值表电路功能描述例：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。设楼上开关为A，楼下开关为B，灯泡为Y。并设A、B闭合时为1，断开时为0；灯亮时Y为1，灯灭时Y为0。根据逻辑要求列出真值表。1穷举法1ABY0000111111003.1

5、.2 组合逻辑电路的基本设计方法2逻辑表达式或卡诺图最简与或表达式化简32已为最简与或表达式4逻辑变换5逻辑电路图用与非门实现用异或门实现=1ABYABY&真值表电路功能描述例：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。设主裁判为变量A，副裁判分别为B和C；表示成功与否的灯为Y，根据逻辑要求列出真值表。1穷举法122逻辑表达式0 0 0 00 0 1 00 1 0 00 1 1 01 0 0 01 0 1 11 1 0 1

6、1 1 1 1A B C YA B C Y3卡诺图最简与或表达式化简45逻辑变换6逻辑电路图34Y=AB+AC56ABC0 1000111 1 110 1化简&AABCY本节小结组合电路的特点：在任何时刻的输出只取决于当时的输入信号，而与电路原来所处的状态无关。实现组合电路的基础是逻辑代数和门电路。组合电路的逻辑功能可用逻辑图、真值表、逻辑表达式、卡诺图和波形图等5种方法来描述，它们在本质上是相通的，可以互相转换。组合电路的分析步骤：逻辑图写出逻辑表达式逻辑表达式化简列出真值表逻辑功能描述。组合电路的设计步骤：列出真值表写出逻辑表达式或画出卡诺图逻辑表达式化简和变换画出逻辑图。在许多情况下，如

7、果用中、大规模集成电路来实现组合函数，可以取得事半功倍的效果。一、半加器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。加数本位的和向高位的进位3.2 加法器和数值比较器3.2.1 加法器 =1 & AiBiSiCiAiBi SiCi CO 半加器符号 半加器电路图 二、全加器能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。全加器AiBiCi-1SiCi本位加数低位向本位的进位本位和本位向高位的进位全加器真值表：Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。 Ai Bi Ci-1

8、 Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1 Si 的卡诺图 1 0 1 0 0 1 0 1AiBi Ci-100 01 11 1001 Ci 的卡诺图 0 1 1 1 0 0 1 0AiBi Ci-100 01 11 1001全加器的逻辑图和逻辑符号 Si 的卡诺图 1 0 1 0 0 1 0 1AiBi Ci-100 01 11 1001全加器的逻辑图和逻辑符号 Ci 的卡诺图 0 1 1 1 0 0 1 0AiBi Ci-100 01 11 1001 Ci 的卡诺图 0 1 1 1 0 0 1

9、 0AiBi Ci-100 01 11 1001全加器的逻辑图和逻辑符号 FA AiBiCi-1SiCi(b) 曾用符号 AiBiSiCi(c) 国际符号Ci-1CI CO=1=1 & & AiBiCi-1SiCi(a) 逻辑图1注：实验二用图！用与门和或门实现AiAiBiBiCi-1Ci-1SiCi111AiBiCi-111& & & & & & & 用与或非门实现先求Si和Ci。为此，合并值为0的最小项。再取反，得： Si 的卡诺图 1 0 1 0 0 1 0 1AiBi Ci-100 01 11 1001 Ci 的卡诺图 0 1 1 1 0 0 1 0AiBi Ci-100 01 11

10、1001注：实验二用图！CiSi &1 &1AiBiCi-1111实现多位二进制数相加的电路称为加法器。1、串行进位加法器三、加法器构成：把 n 位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。特点：进位信号是由低位向高位逐级传递的，速度不高。C0-1A0B0A1B1A2B2A3B3C3S3C2S2C1S1C0S0COCOCOCOCICICICI2、并行进位加法器（超前进位加法器）作加法运算时，各位的进位信号由输入二进制数直接产生的加法器。从C0开始将各级C层层代入表达式，Ci 直接由Ai 、Bi 和C0产生。2、并行进位加法器（超前进位加法器）进位生成项进位传递条件进

11、位表达式和表达式4位超前进位加法器递推公式超前进位发生器S0C0-1=1&1P0G011=1&=1&1&=1=1=1=1&=1&S1S2S3C3C0C1C2P1G1P2G2P3G3A0B0A1B1A2B2A3B3加法器的级连集成二进制4位超前进位加法器 16 15 14 13 12 11 10 974LS283 1 2 3 4 5 6 7 8VCC B2 A2 S2 B3 A3 S3 C3TTL加法器74LS283引脚图S1 B1 A1 S0 B0 A0 C0-1GNDCMOS加法器4008引脚图 16 15 14 13 12 11 10 94008 1 2 3 4 5 6 7 8VDD B3

12、 C3 S3 S2 S1 S0 C0-1A3 B2 A2 B1 A1 B0 A0 VSSA15A124位加法器4位加法器4位加法器4位加法器C15C11C7C3C0-1S15S14S13S12 S11S10S9 S8 S7 S6 S5 S4 S3 S2 S1 S0B15B12A11A8B11B8A7A4B7B4A3A0B3B0四、加法器的应用*1、8421 BCD码转换为余3码BCD码+0011=余3码BCD码0 0 1 1余3码S3 S2 S1 S0C3C0-1 A3 A2 A1 A0B3 B2 B1 B02、二进制并行加法/减法器当C0-10时，B0=B，电路执行A+B运算；当C0-11时

13、，B1=B，电路执行AB=A+B运算。S3 S2 S1 S0C3C0-1A3 A2 A1 A0B3 B2 B1 B0=1 =1 =1 =1 被加数/被减数加数/减数加减控制3、二 - 十进制加法器修正条件C& 进位输出 被加数加数“0”1 & & 8421BCD输出 4位二进制加法器4位二进制加法器进位输入C3C0-1C3C0-1A3 A2 A1 A0B3 B2 B1 B0A3 A2 A1 A0B3 B2 B1 B0S3 S2 S1 S0S3 S2 S1 S0加法器小结能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1

14、位二进制数的相加，求得和及进位的逻辑电路称为全加器。实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。设AB时L11；AB时L21；AB时L31。得1位数值比较器的真值表。一、1位数值比较器3.2.2 数值比较器逻辑表达式逻辑图 1 & AiBi1 1 & L2(AB)二、4位数值比较器*真值表中的输入变量包括A

15、3与B3、A2与B2、A1与B1 、A0与B0和A与B的比较结果，A B 、A B、 AB必须预先预置为1 ，最低4位的级联输入端AB ABABABABAB AB AB AB AB AB A=B 比较器小结在各种数字系统尤其是在计算机中，经常需要对两个二进制数进行大小判别，然后根据判别结果转向执行某种操作。用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。在数字电路中，数值比较器的输入是要进行比较的两个二进制数，输出是比较的结果。利用集成数值比较器的级联输入端，很容易构成更多位数的数值比较器。数值比较器的扩展方式有串联和并联两种。扩展时需注意TTL电路与CMOS电路在连接方式

16、上的区别。3.3.1 编码器3.3编码器和译码器编码：用文字、符号或者数字表示特定对象的过程。二进制编码器：用n位二进制代码对N2n 个信号进行编码的电路二进制编码：用二进制数进行编码，相应的二进制数称为二进制代码。实现编码操作的电路称为编码器。一、二进制编码器1、3位二进制编码器真值表输入8个互斥的信号输出3位二进制代码输入输 出Y2 Y1 Y0I0I1I2I3I4I5I6I70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1输入相互排斥，任何时刻只能有一个输入信号有效逻辑表达式逻辑图(a) 由或门构成Y2111Y1Y0I7 I6 I5 I4I3 I2I1 I0

17、Y2&Y1Y0I7 I6 I5 I4I3 I2I1 I0(b) 由与非门构成&2、3位二进制优先编码器优先编码在普通编码器中，任何时刻都只能对一个输入信号进行编码，即输入信号是相互排斥的。在优先编码器中，允许几个信号同时输入，电路只对其中优先级别最高的进行编码，低级别的信号不起作用，即优先级别高的信号排斥级别低的。各信号的优先顺序由设计人员根据各个输入信号的轻重缓急情况决定。I0I7为要进行优先编码的8个输入信号，Y0Y2是用来进行优先编码的3位二进制代码。设I7的优先级别最高，I6次之，依此类推，I0最低。真值表输 入I7 I6 I5 I4 I3 I2 I1 I0输 出Y2 Y1 Y010

18、10 0 10 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 11 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 0表中“”表示被排斥逻辑表达式（吸收律： ）逻辑图8线-3线优先编码器如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。&I71Y21Y1&1Y01I611I5I4I31I2I1I03、集成3位二进制优先编码器集成3位二进制优先编码器74LS148(a)引脚排列图16 15 14 13 12 11 10 91 2 3 4 5 6 7 8 74LS 148

19、I4 I5 I6 I7 ST Y2 Y1 GNDVCC YS YEX I3 I2 I1 I0 Y0 ST I7 I6 I5 I4 I3 I2 I1 I0(b)逻辑功能示意图6 7 9 15 145 4 3 2 1 13 12 11 1074LS 148Y2 Y1 Y0 YS YEX ST为使能输入端，低电平有效。YS为使能输出端，通常接至低位芯片的ST端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。 YEX 0表示是编码输出； YEX 1表示不是编码输出。集成3位二进制优先编码器74LS148的真值表输入：逻辑0（低电平）有效输出：逻辑0（低电平）有效

20、注：*74LS348为“Z”，即高阻状态集成3位二进制优先编码器74LS148的级联16线 - 4线优先编码器优先级别从递降 Z3Z0&Z1&Z2&YEX&Y0Y1 Y2 YEXYS低位片 STI0I1I2I3I4I5I6I7A0A1A2A3A4A5A6A7Y0Y1 Y2 YEXYS高位片 STI0I1I2I3I4I5I6I7A8A9A10A11A12A13A14A15二、二 - 十进制编码器1、8421 BCD码编码器输入10个互斥的数码输出4位二进制代码真值表输 入I输 出Y3 Y2 Y1 Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I

21、9)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1输 入I输 出Y3 Y2 Y1 Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1逻辑表达式逻辑表达式逻辑图Y3Y2Y1Y0(b)由与非门构成&I9I8I7I6I5I4I3I2I1I0I9I8I7I6I5I4I3I2I1I0Y3(a)由或门构成1111Y2Y1Y

22、02、8421 BCD码优先编码器真值表I9 I8 I7 I6 I5 I4 I3 I2 I1 I0Y3 Y2 Y1 Y01 0 1 0 0 1 0 0 0 10 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 0优先级别从 I9 至 I0 递降逻辑表达式（吸收律： ）逻辑图10线- 4线优先编码器 在每一个输入端和输出端都加上反相器，

23、便可得到输入和输出均为反变量的8421 BCD码优先编码器。Y3Y2Y1Y0111111111&1 &1&1I9I8I7I6I5I4I3I2I1I03、集成10线 4线优先编码器输入端和输出端都是低电平有效 I4 I5 I6 I7 I8 Y2 Y1 GND16 15 14 13 12 11 10 91 2 3 4 5 6 7 8 74LS 147VCC NC Y3 I3 I2 I1 I9 Y0 编码器小结用二进制代码表示特定对象的过程称为编码；实现编码操作的电路称为编码器。编码器分二进制编码器和十进制编码器，各种编码器的工作原理类似，设计方法也相同。集成二进制编码器和集成十进制编码器均采用优先

24、编码方案。3.3.2 译码器把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。一、二进制译码器设二进制译码器的输入端为n位二进制代码，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。译码器就是把一种代码转换为另一种代码的电路。把二进制代码的各种状态，按其原意翻译成对应输出信号的电路。译码器的输出任何时刻都只有一个有效。1、3位二进制译码器真值表输入：3位二进制代码输出：8个互斥的信号输入输出A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70

25、 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1逻辑表达式逻辑图电路特点：与门组成的阵列3线 - 8线译码器 &Y7Y6Y5Y4Y3Y2Y1Y0 1 1 1 A0A1A22、集成3位二进制译码器74LS138A0 A1 A2 S3 S2 S1 Y7 GND(a)引脚排列图16 15 14 13 12 11 10 91 2 3 4

26、 5 6 7 8 74LS 138VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6 A2、A1、A0为二进制译码输入端，Y7 Y0为译码输出端（低电平有效），S1、S2、S3为选通控制端。当S11、S2S30时，译码器处于工作状态；当S10或 S2S31 时，译码器处于禁止状态，译码器的输出端全为1。只有当S11、S2S30时，译码器正常运行。(b)逻辑功能示意图Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA 74LS 138Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 S3 S2 S1输 入输 出使 能选 择 S1 S2+S3A2

27、 A1 A0 1 0 1 01 01 01 01 01 01 01 0 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 1真值表输入：自然二进制码输出：低电平有效3、74LS138的级联4线 - 16线译码器使能 S译码输出A0A1A2A3“1”译码输入低位片高位片A0

28、A1A2S1 S2 S3Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7A0A1A2S1 S2 S3Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7Y8 Y9 Y10 Y11 Y12 Y13 Y14 Y15“0”当A3=0时，低位片工作，高位片被禁止，输出是0A2A1A0的译码；当A3=1时，低位片被禁止，高位片工作，输出是1A2A1A0的译码。整个电路的使能端是S，S=0时电路工作，S=1时电路被禁止。4、集成2位二进制译码器74LS139（实验内容*）双2线4线译码器，A、B：译码地址输入端，Y0Y3 译码输出端（低电平有效） 1G、2G：选通端（

29、低电平有效），当G1时，译码器处于禁止状态，译码器的输出端全为1，只有当G0时，译码器正常运行。1G 1A 1B 1Y0 1Y1 1Y2 1Y3 GND引脚排列图16 15 14 13 12 11 10 91 2 3 4 5 6 7 8 74LS 139VCC 2G 2A 2B 2Y0 2Y1 2Y2 2Y3 输 入输 出使能选 择 GB A10000 0 00 11 01 11 1 1 1 1 1 1 01 1 0 11 0 1 10 1 1 1真值表输入：自然二进制码输出：低电平有效74LS139的级联3线 - 8线译码器Y4 Y5 Y6 Y7D2 D0 D1 Y0 Y1 Y2 Y374L

30、S 1391G 1A 1B 1Y0 1Y1 1Y2 1Y3 GNDVCC 2G 2A 2B 2Y0 2Y1 2Y2 2Y3 1输 入输 出使 能选 择 1G 2GD2 D1 D00 10 10 10 11 01 01 01 00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 1真值表输入：自然二进制码输出：低电平有效二 - 十进制

31、译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9Y0表示。由于二 - 十进制译码器有4根输入线，10根输出线，所以又称为4线10线译码器。二、 二十进制译码器1、8421 BCD码译码器把十进制数的二进制编码即BCD码翻译成相应的10个输出信号的电路，称为二十进制译码器。A3 A2 A1 A0Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0

32、 0 0 0 0 10 0 0 0 0 0 0 0 1 00 0 0 0 0 0 0 1 0 00 0 0 0 0 0 1 0 0 00 0 0 0 0 1 0 0 0 00 0 0 0 1 0 0 0 0 00 0 0 1 0 0 0 0 0 00 0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 01 0 0 0 0 0 0 0 0 0真值表逻辑表达式逻辑图采用完全译码方案 A0Y01111&Y1Y2Y3Y4Y5Y6Y7Y8Y9A1A2A3将与门换成与非门，则输出为反变量，即为低电平有效。A0Y01111&Y1Y2Y3Y4Y5Y6Y7Y8Y9A1A2A32、集成8421

33、 BCD码译码器74LS42输出为反变量，即为低电平有效，并且采用完全译码方案。16 15 14 13 12 11 10 9 74LS42(a)引脚排列图Y0 Y1 Y2 Y3 Y4 Y5 Y6 GNDVCC A0 A1 A2 A3 Y9 Y8 Y71 2 3 4 5 6 7 874LS42Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 A0 A1 A2 A3(b)逻辑功能示意图A0 A1 A2 A3Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 三、显示译码器1、数码显示器用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来

34、的电路，称为显示译码器。七段LED显示器，用七个发光二极管做成a、b、c、d、e、f、g共七个笔划段，并分为共阴极与共阳极两种。bcfegda七段显示通过“点亮”某些笔划段，可使其显示出不同数字或字符。abcdegfbcfg1，ade0时acdefg1，b0时共阴极abcfegdbcfegda输 入输 出 a b c d e f g显示字形 A3 A2 A1 A00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1 1 1 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0 1 1 0 1 1 1

35、1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1abcdefg2、显示译码器真值表此真值表仅适用于共阴极LEDA3A2A1A000 01 11 1000 1 0 1 101 0 1 1 111 10 1 1 a 的卡诺图A3A2A1A000 01 11 1000 1 1 1 101 1 0 1 011 10 1 1 b 的卡诺图c 的卡诺图A3A2A1A000 01 11 1000 1 1 1 001 1 1 1 111 10 1 1 d 的卡诺图A3A2A

36、1A000 01 11 1000 1 0 1 101 0 1 0 111 10 1 1 e 的卡诺图A3A2A1A000 01 11 1000 1 0 0 101 0 0 0 111 10 1 0 f 的卡诺图A3A2A1A000 01 11 1000 1 0 0 001 1 1 0 111 10 1 1 A3A2A1A000 01 11 1000 0 0 1 101 1 1 0 111 10 1 1 g 的卡诺图逻辑表达式逻辑图aA3A2A1A01111&bcdefg3、集成显示译码器74LS48（国产型号：T339）引脚排列图试灯输入端低电平有效动态灭零输入端低电平有效灭灯输入/动态灭零输

37、出端16 15 14 13 12 11 10 974LS48VCC f g a b c d eA1A2LT BI/RBO RBIA3 A0 GND1 2 3 4 5 6 7 8功能或十进制数输 入输 出A3 A2 A1 A0a b c d e f g （灭灯）（试灯）(动态灭零) 0 1 00 0 0 00(输入)100 0 0 0 0 0 01 1 1 1 1 1 10 0 0 0 0 0 001234567891011121314151 11 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1

38、1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 111111111111111111 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 0 1 10 0 0 1 1 0 10 0 1 1 0 0 10 1 0 0 0 1 11 0 0 1 0 1 10 0 0 1 1 1 10 0 0 0 0 0 0功能表辅助端功能由真

39、值表可以看出，为了增强器件的功能，在74LS48中还设置了一些辅助端。这些辅助端的功能如下： （1）试灯输入端 ：低电平有效。当 时，数码管的七段应全亮，与输入的译码信号无关。本输入端用于测试数码管的好坏。（2）动态灭零输入端：低电平有效。当 、且译码输入全为0时，该位输出不显示，即0字被熄灭；此时 是输出端，且。当译码输入不全为0时，该位正常显示。本输入端用于消隐无效的0。如数据0034.50可显示为34.5。 （3）灭灯输入/动态灭零输出端：这是一个特殊的端钮，有时用作输入，有时用作输出。当作为输入使用，且 时，无论其它输入端是什么电平，数码管七段全灭，字形熄灭。当作为输出使用时，受控于

40、和：当且 时， ；其它情况下 。本端钮主要用于显示多位数字时，多个译码器之间的连接。4、译码器的应用（1）用二进制译码器实现逻辑函数画出用二进制译码器和与非门实现这些函数的接线图写出函数的标准与或表达式，并变换为与非与非形式&AiBiCi-11SiCiA0Y0A1Y1A2Y2Y3Y4STAY5STBY6STCY774LS138（2）用二进制译码器实现码制变换十进制码8421码Y0A0Y1Y2A1Y3Y4A2Y5Y6A3Y7Y8Y9Y10Y11Y12Y13Y14Y15十进制码余3码Y0A0Y1Y2A1Y3Y4A2Y5Y6A3Y7Y8Y9Y10Y11Y12Y13Y14Y15十进制码2421码Y0A

41、0Y1Y2A1Y3Y4A2Y5Y6A3Y7Y8Y9Y10Y11Y12Y13Y14Y15（3）数码显示电路的动态灭零1小数点LT RBI RBO LTRBI RBO LTRBI RBO LTRBO RBI LTRBO RBILTRBI RBO A3A2A1A0A3A2A1A0A3A2A1A0A3A2A1A0A3A2A1A0A3A2A1A00 0 0 00 0 0 01 0 0 10 0 1 10 1 1 10 0 0 0译码器小结把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。译码器分二进制译码器、十进制译码器及字符显示

42、译码器，各种译码器的工作原理类似，设计方法也相同。二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上或门即可实现任何组合逻辑函数。此外，用4线-16线译码器还可实现BCD码到十进制码的变换。3.4.1 数据选择器3.4 数据选择器和分配器从多路数据中选择出一路数据，也叫多路转换器。其功能类似一个多投开关，是一个多输入、单输出的组合逻辑电路。AD0D1F输入输出控制一、4选1数据选择器真值表逻辑表达式由地址码决定从4路输入中选择哪1路输出。输 入 D A1 A0 输 出Y D0 0 0D1 0 1D2 1 0D3 1 1 D0 D1 D

43、2 D3地址变量输入数据D0A0D3D2D1A1Y逻辑抽象（输入、出信号分析，选择控制信号状态约定，真值表）、列逻辑表达式、画逻辑图逻辑图11D0D1D2D3A1A0&1Y二、集成数据选择器集成双4选1数据选择器74LS153选通控制端S为低电平有效，即S0时芯片被选中，处于工作状态；S1时芯片被禁止，Y0。输 入输 出 S D A1 A0 Y 1 0 D0 0 00 D1 0 10 D2 1 00 D3 1 10 D0D1D2D3集成8选1数据选择器74LS15174LS1511 2 3 4 5 6 7 8 VCCD4D3D2D1D0YYSGND16 15 14 13 12 11 10 9

44、D5D6D7A0A1A274LS151的真值表三、数据选择器的扩展保证无效芯片的输出不影响电路的最后输出结果实现芯片分时使用，同时增加一位选择码Y Y 74LS151(2)D7 D0A2A1A0 ENY Y 74LS151(1)D7 D0A2A1A0 EN11D15 D8D7 D0A3A2A1A0S2S1Y2Y1 Y Y2Y1 用数据选择器实现逻辑函数基本原理数据选择器的主要特点：（1）具有标准与或表达式的形式。即：（2）提供了地址变量的全部最小项。（3）一般情况下，Di 可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入 Di 来选择地址变

45、量组成的最小项 mi ，可以实现任何所需的组合逻辑函数。具有n位地址码的数据选择器，可以产生不多于n+1个变量的任意逻辑函数。步骤：确定应该选用的数据选择器；写逻辑表达式；求选择器输入变量的表达式（公式法、真值表法或图形法）；画连线图。注意： 因为在MSI中A1A0 的高低位关系已固定，且 mi 只有在变量排列顺序已定的前提下才有意义，所以须先确定控制信号对应的变量。基本步骤确定数据选择器确定地址变量21n个地址变量的数据选择器，不需要增加门电路，最多可实现n1个变量的函数。3个变量，选用4选1数据选择器。A1=A、A0=B逻辑函数1选用74LS153274LS153有两个地址变量。求Di3（

46、1）公式法函数的标准与或表达式：4选1数据选择器输出信号的表达式：比较L和Y，得：3画连线图44C C0 1 A B 0Y 74LS153D0 D1 D2 D3A1 A0STL21求Di的方法（2）真值表法C=1时L=1，故D0=CL=1，故D3=1C=0时L=1，故D1=CL=0，故D2=0miA B CLm00 0 00 0 101m10 1 00 1 110m21 0 01 0 100m31 1 01 1 111数据选择器小结数据选择器是能够从来自不同地址的多路数字信息中任意选出所需要的一路信息作为输出的组合电路，至于选择哪一路数据输出，则完全由当时的选择控制信号决定。数据选择器具有标准

47、与或表达式的形式，提供了地址变量的全部最小项，并且一般情况下，Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di 来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。用数据选择器实现组合逻辑函数的步骤：选用数据选择器确定地址变量求Di画连线图。能够将1个输入数据根据需要传送到m个输出端的任何一个输出端的电路，也叫多路分配器。其逻辑功能正好与数据选择器相反。输入输出控制3.4.2数据分配器AY1Y0D一、1路 - 4路数据分配器由地址码决定将输入数据送给哪一路输出。逻辑表达式输 入输出DA1 A0Y0 Y1 Y2 Y30 0

48、0 11 01 1D 0 0 00 D 0 00 0 D 00 0 0 D地址变量真值表输入数据逻辑图11DA1A0Y0&Y1Y2Y3二、集成数据分配器及其应用集成数据分配器把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。由74LS138构成的1路-8路数据分配器数据输入端G1=1G2A=0地址输入端G2BG1G2A数据输出1STC74LS138STASTBA2 A1 A0 DY0Y1Y2Y3Y4Y5Y6Y7数据分配器的应用数据分配器和数据选择器一起构成数据分时传送系统G2BG1 G2A 数据发送端数据接收端选择控制端数据输入数据

49、输出1SD0D1D2D3D4D5D6D773LS151ENA2 A1 A0STC74LS138YY0Y1Y2Y3Y4Y5Y6Y7STASTBA2 A1 A0数据分配器小结数据分配器的逻辑功能是将1个输入数据传送到多个输出端中的1个输出端，具体传送到哪一个输出端，也是由一组选择控制信号确定。数据分配器就是带选通控制端即使能端的二进制译码器。只要在使用中，把二进制译码器的选通控制端当作数据输入端，二进制代码输入端当作选择控制端就可以了。数据分配器经常和数据选择器一起构成数据传送系统。其主要特点是可以用很少几根线实现多路数字信息的分时传送。3.5 只读存储器（ROM）3.5.1 ROM的结构及工作原

50、理3.5.2 ROM的应用3.5.3 ROM容量扩展ROM的分类掩膜ROM：不能改写。可编程ROM（PROM）：只能改写一次。电可擦除可编程ROM（E2PROM）：电可以改写多次。存储器的分类RAM：在工作时既能从中读出（取出）信息，又能随时写入（存入）信息，但断电后所存信息消失。ROM：在工作时只能从中读出信息，不能写入信息，且断电后其所存信息在仍能保持。可擦除可编程ROM（EPROM）：紫外光可以改写多次。一、ROM的结构存储容量字线数位线数2nb（位）存储单元地址3.5.1 ROM的结构及工作原理地址输入A0A1An-1W0W1WiW字线地址译码器0单元1单元i 单元2n-1单元D0 D

51、1 Db-1位线输出数据存储单元11D3D2D1D0A1A0W0W1W2W31111&2、ROM的工作原理44位ROM地址译码器存储体与门阵列或门阵列存储内容对于给定的地址，相应一条字线输出高电平，与该字线相连接的或门输出为1，未连接的或门输出为0。地 址A1 A0字 线W0 W1 W2 W3存 储 内 容D3 D2 D1 D00 00 11 01 11 0 0 00 1 0 00 0 1 00 0 0 11 0 1 10 1 0 11 1 0 00 1 1 1A1=0A0=0W0=1W1=0W2=0W3=0D3=1D1=1D0=1D2=011D3D2D1D0A1A0W0W1W2W31111&

52、A1=0A0=1W0=0W1=1W2=0W3=0D3=0D1=0D0=1D2=111D3D2D1D0A1A0W0W1W2W31111&A1=1A0=0W0=0W1=0W2=1W3=0D3=1D1=0D0=0D2=111D3D2D1D0A1A0W0W1W2W31111&A1=1A0=1W0=0W1=0W2=0W3=1D3=0D1=1D0=1D2=111D3D2D1D0A1A0W0W1W2W31111&ROM的简化画法地址译码器产生了输入变量的全部最小项存储体实现了有关最小项的或运算与阵列固定或阵列可编程连接断开 A1 A1 A0 A0或门阵列（存储矩阵）与门阵列（地址译码器）D3 D2 D1 D

53、0m0m1m2m3常用ROM芯片EPROM芯片2716存储容量为2K824个引脚：11根地址线A10A08根数据线DO7DO0片选/编程CE/PGM读写OE编程电压VPPVDDA8A9VPPOEA10CE/PGMDO7DO6DO5DO4DO3123456789101112242322212019181716151413A7A6A5A4A3A2A1A0DO0DO1DO2VssEPROM 2716的功能工作方式CE/PGMOEVCCVPPDO7DO0待用15V5V高阻读出005V5V输出读出禁止015V5V高阻编程写入正脉冲15V25V输入编程校验005V25V输出编程禁止015V25V高阻常用R

54、OM芯片片选/编程读写编程电压EEPROM芯片2817A存储容量为2K828个引脚：11根地址线A10A08根数据线I/O7I/O0片选CE读写OE、WE状态输出RDY/BUSY常用ROM芯片RDY/BUSYNCA7A6A5A4A3A2A1A0I/O0I/O1I/O2GNDVccWENCA8A9NCOEA10CEI/O7I/O6I/O5I/O4I/O312345678910111213142827262524232221201918171615EEPROM芯片2864A存储容量为8K828个引脚：13根地址线A12A08根数据线I/O7I/O0片选CE读写OE、WE常用ROM芯片VccWENC

55、A8A9A11OEA10CEI/O7I/O6I/O5I/O4I/O3NCA12A7A6A5A4A3A2A1A0I/O0I/O1I/O2GND12345678910111213142827262524232221201918171615一、用ROM实现组合逻辑函数逻辑表达式真值表或最小项表达式11按A、B、C、D排列变量，并将Y1、Y2扩展成为4变量的逻辑函数。3.5.2 ROM的应用*22选择ROM，画阵列图 m0m1m2m3m4m5m6m7m8m9m10m11m12m13m14m15与门阵列（地址译码器）或门阵列（存储矩阵）Y1Y2Y3Y4A A B B C C D D22选择ROM，画阵列

56、图 m0m1m2m3m4m5m6m7m8m9m10m11m12m13m14m15与门阵列（地址译码器）或门阵列（存储矩阵）Y1Y2Y3Y4A A B B C C D D22选择ROM，画阵列图 m0m1m2m3m4m5m6m7m8m9m10m11m12m13m14m15与门阵列（地址译码器）或门阵列（存储矩阵）Y1Y2Y3Y4A A B B C C D D22选择ROM，画阵列图 m0m1m2m3m4m5m6m7m8m9m10m11m12m13m14m15与门阵列（地址译码器）或门阵列（存储矩阵）Y1Y2Y3Y4A A B B C C D D2、用ROM作函数运算表用ROM构成能实现函数 yx

57、 2的运算表电路。例设x的取值范围为015的正整数，则对应的是4位二进制正整数，用BB3B2B1B0表示。根据yx2 可算出y的最大值是152225，可以用8位二进制数YY7Y6Y5Y4Y3Y2Y1Y0表示。由此可列出YB2 即yx2 的真值表。真值表输 入输 出注B3 B2 B1 B0Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0十进制数0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 0 0 0 0 00 0 0 0 0 0 0 10 0 0 0 0 1 0 00 0 0 0 1 0 0 10 0 0 1 0 0 0 00 0 0 1 1 0 0 10 0 1 0 0 1 0 10 0 1 1 0 0 0 10 1 0