数字集成电路英文课件：Chapter 6 High Speed CMOS Logic Design

1、Chapter 6: High Speed CMOS Logic DesignDigital Integrated CircuitsFaculty of Materials and Energy, GDUT2Outline绪论转变时间分析负载电容的详细计算斜波输入情况下改善延迟计算针对最佳路径延迟确定门的尺寸用逻辑强度优化路径6.1 绪论-1设计逻辑电路时，不单要实现其功能，还要考虑门的尺寸是否满足时序的需求。= 设计一个尽可能快的电路以缩短时钟周期。从输入到输出具有最长延迟的逻辑路径为关键路径（Critical Path）。优化这些关键路径上的延迟，则最坏情况下的延时就会减小，电路速度就会增

2、加。每个门的延时由其驱动电阻和负载电容控制。本章将首先介绍门延时的计算首先描述负载电容的详细计算，用阶跃函数对输入波形进行近似处理，讨论其转变延时；再计算输入为斜波时的延时。本章随后讨论关键路径上的优化，使电路速度尽可能快而面积、功耗最小。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT36.1 绪论-2 传播延时传播延时（propagation delay）是输入到输出的转变延时，包含多种定义方式。各种情况下，都必须在波形从高到低或者从低到高的传输过程中定义对延迟进行测量的参考点采用Vs：Vs点输入输出相等，但每

3、种门的Vs不同，取决于哪个输入先发生转变，计算延时前必须先算出每个门的转变阈值，手动计算繁琐，不使用。使用输入和输出的50%点：与门的类型无关，大部分信号的Vs都近似等于其50%点。由于上升、下降时间不同，输出50%点可能在输入50%点前发生，产生负传播延时。若电路中出现负传播延时，说明路径中有一个较慢的门，需要修正设计。该种定义对传播延时而言是最实际、最直观的参考点。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT46.1 绪论-3 上升、下降时间上升时间：信号从10%上升到90%间的延时下降时间：信号从90%下

4、降到10%间的延时Digital Integrated CircuitsFaculty of Materials and Energy, GDUT56.2 转变时间分析-1 简单反相器的延时-1本节讨论输入为阶跃信号下的转变时间；下一节则针对斜波输入。输入为VOH到VOL的阶跃变化时，下拉器件关闭而上拉器件打开，集总负载电容CL由通过上拉器件的电流充电，可计算Vout从VOL充电到0.5VDD的时间：tPLH。输入为VOL到VOH的阶跃变化时，下拉器件开启而上拉器件关闭，集总负载电容由通过下拉器件的电流放电,可计算Vout从VDD放电到0.5VDD的时间：tPHL 。延时计算为：CL为负载电容

5、，V为电压变化量（VDD/2）IDS为充放电电流，均值为ILH或IHLDigital Integrated CircuitsFaculty of Materials and Energy, GDUT66.2 转变时间分析-2 简单反相器的延时-20.13um工艺，VDD=1.2V，VT=0.4V，考虑速率饱和后，NMOS的饱和电压为0.34V，PMOS的饱和电压为0.6V。输出从1.2V向0.6V变化时，电容通过NMOS对地放电，所有时间内器件均工作在饱和区，延时及等效阻抗如左下所示。输出从0V向0.6V变化时，电容从电源通过PMOS充电，所有时间内器件均工作在饱和区，延时及等效阻抗如右上所示

6、。如书193页所示，单位尺寸器件的等效阻抗为14.5K和33.5K，与SPICE仿真的12.5K和30K相近。此等效电阻只能用于时序计算，是一个近似值，不能用于其他计算。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT76.2 转变时间分析-3 门尺寸的选择(考虑速率饱和效应)下图为不考虑速率饱和效应时，门尺寸的选择：反相器尺寸为2W/W，与非门均为2W，或非门为4W/W这些尺寸对于二次器件模型是正确的，但没有考虑速率饱和效应的影响Digital Integrated CircuitsFaculty of Mate

7、rials and Energy, GDUT86.2 转变时间分析-4 门尺寸的选择(考虑速率饱和效应)考虑速率饱和效应和CL，忽略其他电容，将单个器件与一对堆叠器件对比。尺寸为W的单个器件比尺寸为2W的堆叠器件的电流小，因而其需要花费更长的时间为电容放电。单个器件在放电过程中均处于饱和区，并提供电流I0。两个串联器件在放电过程中，M1处于线性区，VDS1较小；M2处于饱和区，VDS2较大；流过两个器件的电流等于M2的饱和区电流。虽然M2中的VGS和VDS均比M0小，但由于M2宽度比M0大2倍，所以I12比I0大20-25%，导致堆叠的短沟器件放电时间较短，为使得延时相等，堆叠的短沟器件尺寸可

8、缩小20-25%。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT96.2 转变时间分析-5 门尺寸的选择(考虑速率饱和效应)对于速率饱和器件，串联器件可提供一个较大的电流。为使得与非门、或非门与反相器延时相等，可调整与非门下拉器件为1.6W，而或非门上拉器件为3.2W，以获得相同的上升、下降延时。此外，体效应会减小串联器件的电流；与非门、或非门本身电容也必须充放电，所以业界仍采用2W或者4W器件尺寸。Digital Integrated CircuitsFaculty of Materials and Energ

9、y, GDUT106.3 负载电容的详细计算-1负载电容包括自身负载电容（Cself）、互联电容（连线电容，Cwire）和扇出电容（Cfanout）。负载电容各组成部分计算均较复杂，本节目的是用简化公式快速计算负载电容。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT116.3 负载电容的详细计算-2 门扇出电容第一种负载电容是由于后级门的输入所引起的本级门的扇出电容CG。该电容取决于本级驱动的扇出个数，总扇出电容是每个门电容的总和：假设扇出均为反相器，驱动Vin这个输入，因而必须考虑与Vin有关的电容以及交叠电容

10、：CGN、CGP和COL薄氧化层电容与电压有关，由于是从栅节点驱动晶体管，采用COXWL考虑最坏情况：一般Cg为2fF/um，且20年保持常数。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT126.3 负载电容的详细计算-3 自身电容计算-1自身电容是连接到输出Vout的所有电容之和。考虑每个晶体管包括四个电容：CGS、CGD、CDB、CSB，并快速排除CGSN、CGSP、CSBN、CSBP，因为他们没连接到输出。而器件工作时处于饱和区或截止区，CGD亦可被忽略，只留下COL。Digital Integrated

11、 CircuitsFaculty of Materials and Energy, GDUT136.3 负载电容的详细计算-4 自身电容计算-2交叠电容是从输入连接到输出；输入从0变化为VDD，而输出从VDD转变为0，交叠电容的电压摆幅为2VDD，可假设幅度为VDD，电容加倍来模拟，该效应为米勒效应，表示输出必须给交叠电容提供两倍的电荷以解决输入和输出在相反方向变化相同数量的现象。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT146.3 负载电容的详细计算-5 自身电容计算-3为计算最坏情况下的自身电容，假设输入

12、A从低电平转为高电平，B保持在低电平，输出节点和内部节点X的电容都必须被放电。输出节点电容为：两个N沟器件在节点X上共用源、漏区，为CDB12；两个P沟器件在节点X上共用源、漏区，为CSDB34。若A为低电平，B从低电平转为高电平，则输出电容为CDB12+ CDB3。转变时间较快，不是最坏情况。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT156.3 负载电容的详细计算-6 自身电容计算-43输入与非门的电容计算最坏情况下的输入电容为：最坏情况下的输出电容为：Digital Integrated Circuits

13、Faculty of Materials and Energy, GDUT166.3 负载电容的详细计算-7 自身电容计算-5实际的延迟依赖于输入转变的顺序，可通过调整信号顺序，降低延时。假设所有输入为低电平而输出节点为高电平，若输入A先到达，MA开启，节点X充电为高电平；此后输入B到达，MB开启，节点Y充电为高电平；此后输入C到达，MC开启，必须给所有节点的电容放电。若颠倒顺序，则C先到达给节点Y放电，随后B到达给节点X放电，A到达后只有输出节点需要放电。在串联晶体管中，后到达的输入信号离输出信号远，将使得延迟增加。若C最后到达，延迟最长，必须给CL+CX+CY放电；若A最迟到达，延迟最小，

14、只需要给CL放电。若确定哪个输入会被延迟，确保其离输出最近。给输入信号重新排序，最快的信号最靠近电源线或地。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT176.3 负载电容的详细计算-8 自身电容计算-6除调整信号顺序外，还可调整器件尺寸以适应最坏情况。为减小延时，确保尺寸MC MB MA。从输出到地方向，每一个器件的尺寸都应该逐渐增大，因为每个器件都必须给一个逐渐增大的电容放电。代价是器件电容会随着器件尺寸增加而增加。= 逐渐增大尺寸的优势被与之相应的电容增大所抵消。Digital Integrated Ci

15、rcuitsFaculty of Materials and Energy, GDUT186.3 负载电容的详细计算-9 连线电容负载电容的第三部分是连线电容，或者成为互联电容。以前，器件相对较大而连线相对较短，互联电容可被忽略目前，连线长，而器件变小，必须在负载电容时考虑互联电容。对于非常长的电容，将处理其RC效应和电容耦合效应。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT196.3 负载电容的详细计算-10 例6.4反相器的电容计算若CMOS反相器上拉器件尺寸为8:2；下拉器件尺寸为4:2；同时驱动4个相同

16、的反相器，互联线长度为6um，计算其负载电容扇出电容为：自身电容为：互联电容为：Digital Integrated CircuitsFaculty of Materials and Energy, GDUT206.4 斜波输入情况下改善延迟计算-1前面章节中，计算延迟时均假设门输入为阶跃输入，实际上输入为一个有指数末尾的斜波，相比于阶跃输入延迟增加。若输入波形按照一个给定斜率的斜波函数变化，基于KCL定律，输出节点的三个电流之间关系为：Digital Integrated CircuitsFaculty of Materials and Energy, GDUT216.4 斜波输入情况下改善

17、延迟计算-2输出节点的这些电流均为输入、输出电压的函数；其中最重要的、与延时最相关的是充、放电电流iout。可选择不同输入、输出电压值，计算iNMOS和iPMOS，求其差值来计算充、放电电流，等高线如右下图所示。图中心iout=0的曲线为VTC曲线，表示输入非常缓慢变化时反相器的直流工作点。输入迅速增大时，工作点将移向VTC曲线的右边，输出电容放电。输入迅速减小时，工作点将移向VTC曲线的左边，输出电容充电。无论如何远离VTC曲线，电流都将增大。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT226.4 斜波输入情

18、况下改善延迟计算-3输入从0阶跃变为VDD时，曲线瞬间从A点变化为B点，iout=imax，完全由NMOS引起的放电电流使曲线由B点转为C点。输入从VDD阶跃变为0时，曲线瞬间从C点变化为D点，iout=imax，完全由PMOS引起的充电电流使曲线由D点转为A点。考虑正向斜坡输入情况，电流轨迹依赖于输入斜坡的斜率。斜率高的情况类似于阶跃输入，斜坡减小时，曲线轨迹转角变得平缓，表明电流是逐渐上升到imax，这使得放电时间更长，因为初期放电电流较小。斜坡输入时延时相对阶跃输入时增加。Digital Integrated CircuitsFaculty of Materials and Energy

19、, GDUT236.4 斜波输入情况下改善延迟计算-4 例6.5-1阶跃输入时引起的延迟tPHL,stepDigital Integrated CircuitsFaculty of Materials and Energy, GDUT246.4 斜波输入情况下改善延迟计算-5 例6.5-2Digital Integrated CircuitsFaculty of Materials and Energy, GDUT25假设输入电压上升时间为tr（从- tr /2到tr /2）。在-tr /2到0期间，Vout变化很小，ipmos约等于inmos，iout=0；在0到tr/2期间, Vout下降

20、， ipmos小于inmos，iout近似为随时间线性上升；当t=tr/2 ， iout=imax。6.4 斜波输入情况下改善延迟计算-6 例6.5-3斜坡输入的延时是在阶跃输入的延时上增加了一个延迟项tramp。该延时取决于本级的输入波形或上一级的输出波形。若把上升/下降传播延时定位tin，则对于给定的输出波形tramp=tin/2Digital Integrated CircuitsFaculty of Materials and Energy, GDUT266.4 斜波输入情况下改善延迟计算-7对于反相器而言，tstep为0.7RC，下一级可以tramp近似为0.7RC/2，为方便计算舍

21、入为0.3RC，假设输入传播延迟约等于最后一级的传播延迟，则总延迟为：也就是说，斜波输入的延迟计算就不必加0.7这个因子了。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT276.4 斜波输入情况下改善延迟计算-8 例6.6-1反相器的延时计算若CMOS反相器上拉器件尺寸为8:2；下拉器件尺寸为4:2；同时驱动4个相同的反相器，互联线长度为0，计算其延时。负载电容为：驱动4个同样反相器延时tPHL为：驱动4个同样反相器延时tPLH为：四扇出反相器的平均延时为：Digital Integrated CircuitsF

22、aculty of Materials and Energy, GDUT286.4 斜波输入情况下改善延迟计算-9 例6.6-2假设为斜坡输入，计算4个反相器构成的反相器链的延时。考虑不同的上升和下降延时的影响。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT296.4 斜波输入情况下改善延迟计算-10 例6.7-1 若4个反相器链中，NMOS尺寸为4，使上升、下降延时相等，确定PMOS尺寸，并计算其延时：为使得延时相等，PMOS器件尺寸为NMOS器件尺寸的2.4倍，即为10 ，每一个输出总电容为4.2fF。整个反

23、相器链的延时是每一级延时的4倍：比例子6.6中，8 PMOS器件上获得的延时大。 该方法实际上是计算相同输入电容的门的驱动电阻之比，比第一种方法复杂为与反相器具有输入电容，与非门的尺寸为1.5：1.5，或非门尺寸为12/5 : 3/5，故逻辑强度分别为：Digital Integrated CircuitsFaculty of Materials and Energy, GDUT486.6 用逻辑强度优化路径-5或非门的逻辑强度比与非门高，因而按照逻辑强度而言，与非门比或非门好，或者说：较低的LE比较高LE的门好与或非门相比，与非门可获得较低的延时，应多选用与非门。反相器延时最小，但只能提供反

24、向功能。逻辑强度对比：INV=1NAND2 NAND3 NAND4 4/3 5/3 6/3NOR2 NOR3 NOR4 5/3 7/3 9/3Digital Integrated CircuitsFaculty of Materials and Energy, GDUT496.6 用逻辑强度优化路径-6门的寄生参数项与工艺及门、版图有关反相器的寄生参数项P为：P与结电容、门电容的系数有关二输入与非门为：二输入或非门为：多输入门的P可近似为表6.2Digital Integrated CircuitsFaculty of Materials and Energy, GDUT506.6 用逻辑强度

25、优化路径-7用逻辑强度进行路径优化需要使所有门延时中的LE*FO相等，所有门的LE*FO为：器件尺寸为：总延时为：可以不给出门尺寸确定最小延时，是LE方法的关键优势Digital Integrated CircuitsFaculty of Materials and Energy, GDUT516.6 用逻辑强度优化路径-8右下图为归一化延时D与电学强度（FO）的变化延时归一化是相对于inv而言，电学强度是扇出电容和输入电容的比值Y轴截距为寄生参数项反相器斜率为1，y轴截距为0.5与非门斜率为4/3， y轴截距为1或非门斜率为5/3， y轴截距为1.5比较FO为1的延时，反相器最快，与非门其次

26、，或非门最慢Digital Integrated CircuitsFaculty of Materials and Energy, GDUT526.6 用逻辑强度优化路径-9 例6.12-1求偏斜反相器的LE注意此处的上升和下降时间不同，因而LE必须单独处理方法一：设置延时与常规反相器延时相同，求输入电容比1. 下降情况2. 上升情况3. 平均逻辑强度：Digital Integrated CircuitsFaculty of Materials and Energy, GDUT536.6 用逻辑强度优化路径-10 例6.12-2求偏斜反相器的LE注意此处的上升和下降时间不同，因而LE必须单独处理方法二：用逻辑强度定义：1. 下降情况2. 上升情况3. 平均逻辑强度：Digital Integrated CircuitsFaculty of Materials and Energy, GDUT546.6 用逻辑强度优化路径-11 例6.13用逻辑强度优化路径：总的路径强度为：最优的级强度为：总的路径延时为：最佳级强度完全由输入和输出电容、逻辑门数量与类型决定，在确定门尺寸之前就可以确定级强度门尺寸可通过输出到输入的反向计算得到：Digital Integrated CircuitsFaculty of