数字逻辑设计及应用教学课件：7-2触发器

1、class-exercisesSRSkech the output of an S-R latch of the figure below.Review of last classS-R LATCHS QR QN逻辑符号S QR Q Logic SymbolQQLRSresetset清0置10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1S R0100110*0*QnQn+1Function table 0 00 11 01 1S RLast state0 11 0 0* 0*Q QLFunction table The time delay in S-R la

2、tchInitial state:Q=0Last state:Q=1If input from 11 to 00 Initial state:Q=0 QN=0Last state:Q=? QN=?MetastableIf input signal is too short Initial state:Q=0Last state : metastableSummery of S-R latchSR = 01 set 0 ; SR = 10 set 1 ;SR = 00 hold : hold the state ; If hold an unstable state : metastableMi

3、nimum-pulse-width tpw(min) : minimal set time to avoid metastable !Review of last class S - R latch(P529)S_L = R_L = 11 11 00 10 0S_L R_L LAST Q LAST QN 0 11 0 1* 1*Q QNFUNCTION TABLELast Q ,LAST QNS_L = 1, R_L = 0Q = 0, QN = 1S_L = 0, R_L = 1Q = 1, QN= 0S_L = R_L = 0Q=QN=1，不定状态QQNS_LR_LSR清0置1不定S QR

4、 QLogic symbolReview of last class S-R Latch with Enable具有使能端的S-R锁存器(P530)SRCQQNS_LR_L0 X X1 0 01 0 11 1 01 1 1C S RLast Q Last QN维持原态0 11 0 1* 1*Q QN FUNCTION TABLE(1). C = 0时：Last Q Last QN(2). C = 1时：Like S-R latch注意：当S=R=1时，若C由10， 则下一状态不可预测。 逻 辑 符 号SCRQQSRCDCQQLS_LR_LQQLS_LR_LD LatchD = 1时，Q = 1

5、C = 0，QQLSRDCDate input ENABLECLK、G输出状态保持不变输出随输入状态而改变C = 1，D = 0时，Q = 0Q = D透明锁存器C D Q QL1 0 0 11 1 1 00 X 保 持Function tableD QC QLogic symbol特征方程：Qn+1 = D（C=1）01D=1D=0D=1D=001D01Qn+1状态转移真值表D Latch状态图Application of D latchD QC QD QC QD QC QD QC QDIN3:0WRDOUT3:0RDFlip-Flops (触发器)Change its outputs on

6、ly at the Rising or Falling Edge of a controlling CLK signal.(只在时钟信号的边沿改变其输出状态)CLKPositive-EdgeRising-Edge(正边沿上升沿)Negative-EdgeFalling-Edge(负边沿下降沿)7.2.5 Edge-Triggered D Flip-FlopD QC QD QC QQQNDCLKCLK=0时，CLK=1时，主锁存器工作，接收输入信号 QM = D从锁存器不工作，输出 Q 保持不变主锁存器不工作，QM 保持不变从锁存器工作，将 QM 传送到输出端master slaveQM 主从结

7、构Positive-edge-triggered Flip-Flop正边沿触发式触发器DCLKQD CLK Q QN0 0 11 1 0X 0 保 持X 0 保 持FunctiontableD Q CLK QLogic SymbolA dynamic-input indicator Control relation for DFFTiming behavior of a positive-edge-triggered D flip-flop(P533-Figure 7-17) 传播延迟（CLKQ）TpLH(CQ) tpHL(CQ) tsetup建立时间 thold 保持时间tsetup建立时间

8、（输入信号先于时钟到达的时间）thold保持时间（有效时钟沿后输入信号保持的时间）D CLKQNegative-Edge-Triggered D Flip-Flop(负边沿触发的D触发器)D QC QD QC QQQNDCLKD Q CLK QD QC QD QC QQQNDCLK正边沿触发Some D flip-flops have asynchronous inputs(异步输入端) that may be used to force the flip-flop to a particular state independent of the CLK and D inputs. These

9、 inputs,typically labeled PR (preset预置) and CLR (clear清零).CLKQQND利用与非门传输门实现 主从结构Positive-edge-triggered D flip-flop with preset and clearPR_LCLR_LPRD Q CLK QCLR PR（preset）、CLR（clear）相当于： S（set） 、 R（reset）Positive-edge-triggered D flip-flop with preset and clearCLKPR_LCLR_LQLCommercial circuit fora p

10、ositive-edge triggeredD flip-flop(正边沿触发式D触发器（）P535)2-Input Multiplexer(2选1多路复用器)7.2.6 D Flip-Flop with Enable(具有使能端的D触发器)(P534)D Q CLK QDENCLKQQLEN有效（=1） 选择外部D输入EN无效（=0） 选择触发器当前的输出D QEN CLK QLogic Symbol(逻辑符号)7.2.7 Scan Flip-Flop (扫描触发器)P536Function Table (功能表)：Figure 7-22(b)D Q CLK QDTECLKQQNTI TE

11、= 0 正常操作 Q=D TE = 1 进入测试模式测试使能端 测试输入端 D TETI CLK QQLogic Symbol(逻辑符号)7.2.10 Edge-Triggered J-K Flip-Flop (边沿J-K触发器)(P539)Q* = D = JQ + KQ时钟上升沿（正边沿）有效JKCLKQQLD QCLK74X109 Edge-Triggered J-K Flip-Flop(正边沿触发式J-K触发器) Q* = D = JQ + K-LQ 74X112 下降沿触发式J-K触发器 (带异步置位清零端)7.2.11 T Flip-Flop (T触发器)在每个时钟脉冲有效沿都会改

12、变状态（翻转）QQTT（toggle）触发器EN QT Q具有使能端的T触发器TQ(利用D、J-K触发器实现T触发器)利用D触发器实现 D：Q* = D T：Q* = Q D = Q利用J-K触发器实现 JK：Q* = JQ + KQ T：Q* = Q J = K = 1TQQND Q CLK QTQQNJ QCLK K Q1Possible Circuits for a T Flip-Flop with Enable(具有使能端的T触发器的可能电路)T：Q* = ENQ + ENQ01EN维持 Q翻转 QQ* 功能表JK：Q* = JQ + KQD：Q* = D锁存器与触发器小结锁存器和触发

13、器 电平有效和边沿有效的区别按照逻辑功能的不同特点，通常可分为S-R触发器（锁存器）D触发器（锁存器）J-K触发器T触发器每种触发器的功能表特征方程状态图S-R Flip-Flops (Latches)SCRQQ时钟S-R锁存器0 00 11 01 1S R维持清 0置 10*Q功 能 表0 00 11 01 1S R维持清 0置 11*Q功 能 表1 11 00 10 0SL RL维持清 0置 11*Q0 1*0基本S-R锁存器S QR Q（或非门）S QR Q（与非门）0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1S_L R_L1*1*110001QnQn

14、+1低电平有效S-R锁存器状态转移真值表11000101 00 01 11 10QnS_LR_LQn+1Q* = S_L + R_LQ = S+ RQ约束条件：S_L + R_L = 1 S+R=1 SR=0特征方程Q* = S+ RQSR=0（约束条件）0 00 11 01 1S R维持01 1*Q 功能表状态图01S=1,R=0S=0,R=1S=XR=0S=0R=X特征方程Q* = S+ RQSR=0（约束条件）S-R Flip-Flops (Latches)J-K Flip-Flop0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1J K01001110Qn

15、Qn+1状态转移真值表维持清0置1翻转0001111001 00 01 11 10QnJKQn+1特征方程Q* = JQ + KQ0 00 11 01 1J K维持清 0置 1翻转Q*功能表特征方程Q* = JQ + KQ状态图01J=1,K=XJ=X,K=1J=XK=0J=0K=XJ-K Flip-Flop状态图D Flip-Flops (Latches) 特征方程：Q* = D01D=1D=0D=1D=0有使能端得D触发器：Q* = END + ENQ T Flip-Flop 特征方程：Q* = QQQT有使能端的T触发器： Q* = ENQ + ENQ EN QT Q说明： 传统中文教材

16、中认为 T 触发器的特征方程为： Q* = TQ + TQ 不同类型触发器间的相互转换利用D触发器实现S-R触发器J-K触发器T触发器利用J-K触发器实现S-R触发器D触发器T触发器动态参数 保证触发器在工作时能可靠翻转锁存器的动态参数输入信号宽度：tW 2tpd传输延迟时间： tPLH / tPHL 从输入信号到达，到触发器输出新态稳定建立 与非：tPLH = tpd 、tPHL = 2tpd 或非：tPLH = 2tpd 、tPHL = tpd 说明： tpd表示一个门的延迟时间触发器的动态参数建立时间 tset输入信号应先于时钟信号到达的时间保持时间 thold时钟信号到达后，输入信号需

17、要保持的时间最高时钟频率 fmax为保证触发器可靠翻转，时钟脉冲必须满足的参数传输延迟时间 tpHL/tpLH从时钟脉冲触发边沿算起，到触发器建立起新状态Register designmodule latch (d,c,q);input d,c;output q;assign q = (c ? d:q);endmoduleAlways block and Variable reg7:0 f ;always ( control ) begin variable assignment; endVariable: must be reg , assigned in always block ! Variable: Operational result , must be reg , may be stored in register, assigned in always block.Nonblocking assignment: concurrent f = x & y;Blocking assignment: sequential f = x & y;Always block and Variable Register designmodule dff (clk,d,q,qn);input clk,d;output q,qn;reg q,qn;always (posedge clk