数字电路课件：第4章_时序逻辑电路

1、第4章 时序逻辑电路触发器时序逻辑电路的分析时序逻辑电路的设计退出触发器基本RS触发器同步触发器主从触发器退出边沿触发器不同类型触发器间的转换触发器是构成时序逻辑电路的基本逻辑部件。 它有两个稳定的状态：0状态和1状态； 在不同的输入情况下，它可以被置成0状态或1状态； 当输入信号消失后，所置成的状态能够保持不变。所以，触发器可以记忆1位二值信号。根据逻辑功能的不同，触发器可以分为RS触发器、D触发器、JK触发器、T和T触发器；按照结构形式的不同，又可分为基本RS触发器、同步触发器、主从触发器和边沿触发器。（一） 基本RS触发器电路组成和逻辑符号信号输入端，低电平有效。信号输出端，Q=0、Q=

2、1的状态称0状态，Q=1、Q=0的状态称1状态，工作原理R SQ10010 10R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1；再由S=1、Q=1可得Q0。即不论触发器原来处于什么状态都将变成0状态，这种情况称将触发器置0或复位。R端称为触发器的置0端或复位端。0110R SQ1 01R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1；再由R=1、Q=1可得Q0。即不论触发器原来处于什么状态都将变成1状态，这种情况称将触发器置1或置位。S端称为触发器的置1端或置位端。0 101110R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保持原有状态不变，即原来的状态

3、被触发器存储起来，这体现了触发器具有记忆能力。R SQ1 000 111 1不变100011R SQ1 000 111 1不变0 0不定？R=0、S=0时：Q=Q=1，不符合触发器的逻辑关系。并且由于与非门延迟时间不可能完全相等，在两输入端的0同时撤除后，将不能确定触发器是处于1状态还是0状态。所以触发器不允许出现这种情况，这就是基本RS触发器的约束条件。特性表（真值表）现态：触发器接收输入信号之前的状态，也就是触发器原来的稳定状态。次态：触发器接收输入信号之后所处的新的稳定状态。次态Qn+1的卡诺图特性方程触发器的特性方程就是触发器次态Qn+1与输入及现态Qn之间的逻辑关系式状态图描述触发器

4、的状态转换关系及转换条件的图形称为状态图011/1/10/01/当触发器处在0状态，即Qn=0时，若输入信号 01或11，触发器仍为0状态；RS当触发器处在1状态，即Qn=1时，若输入信号 10或11，触发器仍为1状态；RSRS若 10，触发器就会翻转成为1状态。RS若 01，触发器就会翻转成为0状态。波形图反映触发器输入信号取值和状态之间对应关系的图形称为波形图RSQQ置1置0置1置1置1保持不允许基本RS触发器的特点（1）触发器的次态不仅与输入信号状态有关，而且与触发器的现态有关。（2）电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。（3）在外加触发信号有效时，电路可以

5、触发翻转，实现置0或置1。（4）在稳定状态下两个输出端的状态和必须是互补关系，即有约束条件。在数字电路中，凡根据输入信号R、S情况的不同，具有置0、置1和保持功能的电路，都称为RS触发器。集成基本RS触发器EN1时工作EN0时禁止1S2S（二） 同步触发器1、同步RS触发器RSCP0时，R=S=1，触发器保持原来状态不变。CP1时，工作情况与基本RS触发器相同。特性表特性方程CP=1期间有效主要特点波形图（1）时钟电平控制。在CP1期间接收输入信号，CP0时状态保持不变，与基本RS触发器相比，对触发器状态的转变增加了时间控制。（2）R、S之间有约束。不能允许出现R和S同时为1的情况，否则会使触

6、发器处于不确定的状态。不变不变不变不变不变不变置1置0置1置0不变2、同步JK触发器CP=1期间有效为了避免R和S同时为1，将Q反馈作为输入，即S=JQn、R=KQn代入同步RS触发器的特性方程，得同步JK触发器的特性方程：特性表JK=00时不变JK=01时置0JK=10时置1JK=11时翻转状态图波形图在数字电路中，凡在CP时钟脉冲控制下，根据输入信号J、K情况的不同，具有置0、置1、保持和翻转功能的电路，都称为JK触发器。3、同步D触发器（D锁存器）CP=1期间有效为了避免R和S同时为1，在R和S之间连接一个非门，将S=D、R=D代入同步RS触发器的特性方程，得同步D触发器的特性方程：状态

7、图波形图在数字电路中，凡在CP时钟脉冲控制下，根据输入信号D情况的不同，具有置0、置1功能的电路，都称为D触发器。集成同步D触发器CP1、2CP3、4POL1时，CP1有效，锁存的内容是CP下降沿时刻D的值；POL0时，CP0有效，锁存的内容是CP上升沿时刻D的值。（三） 主从触发器主从触发器由两个时钟信号相反的同步触发器相连而成，一个称为主触发器，一个称为次触发器。1、主从RS触发器工作原理（1）接收输入信号过程CP=1期间：主触发器控制门G7、G8打开，接收输入信号R、S，有： 从触发器控制门G3、G4封锁，其状态保持不变。1001（2）输出信号过程CP下降沿到来时，主触发器控制门G7、G

8、8封锁，在CP=1期间接收的内容被存储起来。同时，从触发器控制门G3、G4被打开，主触发器将其接收的内容送入从触发器，输出端随之改变状态。在CP=0期间，由于主触发器保持状态不变，因此受其控制的从触发器的状态也即Q、Q的值当然不可能改变。CP下降沿到来时有效特性方程逻辑符号电路特点主从RS触发器采用主从控制结构，从根本上解决了输入信号直接控制的问题，具有CP1期间接收输入信号，CP下降沿到来时触发翻转的特点。但其仍然存在着约束问题，即在CP1期间，输入信号R和S不能同时为1。2、主从JK触发器代入主从RS触发器的特性方程，即可得到主从JK触发器的特性方程：将主从JK触发器没有约束。特性表时序图

9、电路特点逻辑符号主从JK触发器采用主从控制结构，从根本上解决了输入信号直接控制的问题，具有CP1期间接收输入信号，CP下降沿到来时触发翻转的特点。输入信号J、K之间没有约束。存在一次变化问题。带清零端和预置端的主从JK触发器RD=0，直接置001111001SD=0，直接置110001111带清零端和预置端的主从JK触发器的逻辑符号集成主从JK触发器低电平有效低电平有效CP下降沿触发与输入主从JK触发器的逻辑符号主从JK触发器功能完善，并且输入信号J、K之间没有约束。但主从JK触发器还存在着一次变化问题，即主从JK触发器中的主触发器，在CP1期间其状态能且只能变化一次，这种变化可以是J、K变化

10、引起，也可以是干扰脉冲引起，因此其抗干扰能力尚需进一步提高。3.主从T触发器将JK触发器的J端和K端连接在一起并用T表示，就得到了T触发器，则特性表和特性方程如下：主从触发器的动作特点：主从触发器的状态变化分两步进行，第一步，在主触发器的时钟控制信号有效期间，输入信号影响主触发器的状态，从触发器的状态不会改变；第二步，在从触发器的时钟控制信号由无效变为有效，从触发器的状态根据主触发器的状态而变化。（四）边沿触发器为进一步提供可靠性，增强抗干扰能力，克服主从触发器存在的缺点，设计了边沿触发器。分为上边沿和下边沿触发。逻辑符号如下：动作特点：触发器输出的次态仅取决于现态和动作边沿时的输入信号，在这

11、之前的输入信号变化对触发器输出的次态无影响，提高了可靠性，增强了抗干扰能力。集成边沿D触发器注意：CC4013的异步输入端RD和SD为高电平有效。CP上升沿触发边沿JK触发器的逻辑符号边沿JK触发器的特点边沿触发，无一次变化问题。功能齐全，使用方便灵活。抗干扰能力极强，工作速度很高。集成边沿JK触发器74LS112为CP下降沿触发。CC4027为CP上升沿触发，且其异步输入端RD和SD为高电平有效。注意（五） 不同类型触发器之间的转换转换步骤：（1）写出已有触发器和待求触发器的特性方程。（2）变换待求触发器的特性方程，使之形式与已有触发器的特性方程一致。（3）比较已有和待求触发器的特性方程，根

12、据两个方程相等的原则求出转换逻辑。（4）根据转换逻辑画出逻辑电路图。转换方法：利用令已有触发器和待求触发器的特性方程相等的原则，求出转换逻辑。1、将JK触发器转换为RS、D、T和T触发器JK触发器RS触发器RS触发器特性方程变换RS触发器的特性方程，使之形式与JK触发器的特性方程一致：比较，得：电路图JK触发器D触发器写出D触发器的特性方程，并进行变换，使之形式与JK触发器的特性方程一致：与JK触发器的特性方程比较，得：电路图JK触发器T触发器在数字电路中，凡在CP时钟脉冲控制下，根据输入信号T取值的不同，具有保持和翻转功能的电路，即当T0时能保持状态不变，T1时一定翻转的电路，都称为T触发器

13、。特性表逻辑符号T触发器特性方程：与JK触发器的特性方程比较，得：电路图状态图时序图JK触发器T触发器在数字电路中，凡每来一个时钟脉冲就翻转一次的电路，都称为T触发器。特性表逻辑符号T 触发器特性方程：与JK触发器的特性方程比较，得：电路图变换T触发器的特性方程：状态图时序图2、将D触发器转换为JK、T和T触发器D触发器JK触发器D触发器T触发器D触发器T触发器本节小结：触发器是数字电路的极其重要的基本单元。触发器有两个稳定状态，在外界信号作用下，可以从一个稳态转变为另一个稳态；无外界信号作用时状态保持不变。因此，触发器可以作为二进制存储单元使用。触发器的逻辑功能可以用真值表、卡诺图、特性方程

14、、状态图和波形图等5种方式来描述。触发器的特性方程是表示其逻辑功能的重要逻辑函数，在分析和设计时序电路时常用来作为判断电路状态转换的依据。各种不同逻辑功能的触发器的特性方程为：RS触发器：Qn+1=S+RQn，其约束条件为：RS0JK触发器： Qn+1=JQn+KQnD触发器： Qn+1=DT触发器： Qn+1=TQn+TQnT触发器： Qn+1=Qn同一种功能的触发器，可以用不同的电路结构形式来实现；反过来，同一种电路结构形式，可以构成具有不同功能的各种类型触发器。时序逻辑电路的分析时序逻辑电路概述退出时序逻辑电路的分析(一) 时序逻辑电路概述1、时序电路的特点时序电路在任何时刻的稳定输出，

15、不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。2、时序电路逻辑功能的表示方法时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。逻辑表达式有：输出方程状态方程激励方程3、时序电路的分类（1） 根据时钟分类同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。异步时序电路中，各个触发器的时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。 （2）根据输出分类米利型时序电路的

16、输出不仅与现态有关，而且还决定于电路当前的输入。穆尔型时序电路的其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。电路图时钟方程、驱动方程和输出方程状态方程状态图、状态表或时序图判断电路逻辑功能1235（二） 时序逻辑电路的分析方法时序电路的分析步骤：计算4例时钟方程：输出方程：输出仅与电路现态有关，为穆尔型时序电路。同步时序电路的时钟方程可省去不写。驱动方程：1写方程式2求状态方程JK触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：3计算、列状态表0 0 00 0 10 1 00 1 11 0 01 0 11 1 01

17、 1 10 0 10 1 11 0 11 1 10 0 00 1 01 0 01 1 0000011004画状态图、时序图状态图5电路功能时序图有效循环的6个状态分别是05这6个十进制数字的格雷码，并且在时钟脉冲CP的作用下，这6个状态是按递增规律变化的，即：000001011111110100000所以这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y1。例输出方程：输出与输入有关，为米利型时序电路。同步时序电路，时钟方程省去。驱动方程：1写方程式2求状态方程T触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：3计算、列

18、状态表45电路功能由状态图可以看出，当输入X 0时，在时钟脉冲CP的作用下，电路的4个状态按递增规律循环变化，即：0001101100当X1时，在时钟脉冲CP的作用下，电路的4个状态按递减规律循环变化，即：0011100100可见，该电路既具有递增计数功能，又具有递减计数功能，是一个2位二进制同步可逆计数器。画状态图时序图例电路没有单独的输出，为穆尔型时序电路。异步时序电路，时钟方程：驱动方程：1写方程式2求状态方程D触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：3计算、列状态表45电路功能由状态图可以看出，在时钟脉冲CP的作用下，电路的8个状态按递减规律循环变化，即：000111110101100011010001000电路具有递减计数功能，是一个3位二进制异步减法计数器。画状态图、时序图时序逻辑电路的设计同步时序逻辑电路设计退出异步时序逻辑电路的设计设计要求原始状态图最简状态图画电路图检查电路能否自启动1246（一） 时序逻辑电路的设计时序电路的设计步骤：选触发器，求时钟、输出、状态、驱动方程5状态分配3化简例1建立原始状态图设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢七进益，产生一个进位输出。状态化简2状态分配3已经最简。已是二进制状态。4选触发器，求时钟、输出、状态、驱动方程因